JPH0410711A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPH0410711A JPH0410711A JP2112391A JP11239190A JPH0410711A JP H0410711 A JPH0410711 A JP H0410711A JP 2112391 A JP2112391 A JP 2112391A JP 11239190 A JP11239190 A JP 11239190A JP H0410711 A JPH0410711 A JP H0410711A
- Authority
- JP
- Japan
- Prior art keywords
- node
- gate
- power supply
- enhancement type
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路の論理回路に関し、特に化合物
半導体集積回路の論理回路に関する。
半導体集積回路の論理回路に関する。
［従来の技術］
従来、この種の化合物半導体の論理回路はＢＦＬ（Ｂｕ
ｆｆｅｒｅｄ ＦＥＴ Ｌｏｇｉｃ）で構成されて
いた。
ｆｆｅｒｅｄ ＦＥＴ Ｌｏｇｉｃ）で構成されて
いた。
以下、図面を参照して説明する。第７図に従来のインバ
ータ回路を示す。このインバータ回路は、デプレッショ
ン型トランジスタ（以下、Ｄ−ＦＥＴ）Ｑｌｌ〜Ｑ１４
、ダイオード’Ｄｌｌ、 Ｄ１２、付加容量Ｃ１１か
ら構成され、第１の電源として接地電位、第２の電位と
しチー２． ＯＶ（：１）ＶＳＳＩと−５，２ｖのＶ
ＳＳ２を用いている。尚、φｌＮ２は入力信号、φ０
ＵＴ２は出力信号である。
ータ回路を示す。このインバータ回路は、デプレッショ
ン型トランジスタ（以下、Ｄ−ＦＥＴ）Ｑｌｌ〜Ｑ１４
、ダイオード’Ｄｌｌ、 Ｄ１２、付加容量Ｃ１１か
ら構成され、第１の電源として接地電位、第２の電位と
しチー２． ＯＶ（：１）ＶＳＳＩと−５，２ｖのＶ
ＳＳ２を用いている。尚、φｌＮ２は入力信号、φ０
ＵＴ２は出力信号である。
第８図は動作説明図である。以下、第８図を参照して動
作を説明する。まず、時刻ｔ１て入力信号φｌＮ２が高
レベルから低レベルに遷移を開始すると、時刻ｔ２で節
点Ｎｉｌと出力信号φ酊２が低レベルから高レベルに遷
移を開始し、時刻ｔ５て高レベルになる。一方、時刻上
〇で入力信号φｌＮ２が低レベルから高レベルに遷移を
開始すると、時刻ｔ７で節点ＮＵと出力信号φ０ＵＴ２
が高レベルから低レベルに遷移を開始し、時刻ｔｌＯて
低レベルになる。
作を説明する。まず、時刻ｔ１て入力信号φｌＮ２が高
レベルから低レベルに遷移を開始すると、時刻ｔ２で節
点Ｎｉｌと出力信号φ酊２が低レベルから高レベルに遷
移を開始し、時刻ｔ５て高レベルになる。一方、時刻上
〇で入力信号φｌＮ２が低レベルから高レベルに遷移を
開始すると、時刻ｔ７で節点ＮＵと出力信号φ０ＵＴ２
が高レベルから低レベルに遷移を開始し、時刻ｔｌＯて
低レベルになる。
第７図は上記動作における動作電流を示す。すなわち、
入力信号φｌＮ２が高レベルから低レベルに遷移する場
合には、トランジスタＱ１２のコンダクタンスの減少に
より電源ＶＳＳＩへ流れる電流Ｉｌｌは減少する一方、
節点Ｎｉｌと出力信号φ０ＵＴ２のレベルが上昇して電
源Ｖ ＳＳ２へ流れる電流１１２は増加する。また、入
力信号φｌＮ２が低レベルから高レベルに遷移する場合
には、トランジスタＱ１２のコンダクタンスの増大によ
り電流Ｉｌｌは増加する一方、電流１１２は減少する。
入力信号φｌＮ２が高レベルから低レベルに遷移する場
合には、トランジスタＱ１２のコンダクタンスの減少に
より電源ＶＳＳＩへ流れる電流Ｉｌｌは減少する一方、
節点Ｎｉｌと出力信号φ０ＵＴ２のレベルが上昇して電
源Ｖ ＳＳ２へ流れる電流１１２は増加する。また、入
力信号φｌＮ２が低レベルから高レベルに遷移する場合
には、トランジスタＱ１２のコンダクタンスの増大によ
り電流Ｉｌｌは増加する一方、電流１１２は減少する。
［発明が解決しようとする課題］
このように、従来の化合物半導体のＢＦして構成される
インバータ回路はトランジスタＱ１４の定電流源により
、定常電流が流れるため、付加容量Ｃ１ｌを０． ５ρ
Ｆ、 Ｑ１３． Ｑ１４． Ｄｌｌ、 Ｄ１２
のゲート幅を３０μ、Ｑｌｌ、 Ｑ１２のゲート幅を
５μとすると、入力信号φｌＮ２の中間電位である時刻
ｔ２（ｔ７）から出力信号φ０ＵＴ２の中間電位である
時刻ｔ４（ｔ９）まての応答時間は約２００ＰＳて高速
動作する。しかしながら、このような定電流源を用いる
ことにより、動作電流はφＩＮＩＩが低レベル、高レベ
ルで全体として同一電流であり、消費電力は入力信号φ
ｌＮ２が低レベル時は２． ８ｍＡＸ５． ２Ｖ勾１４
．６…讐、入力信号φｌＮ２が高レベル時はく０゜６ｍ
ＡＸ２．ＯＶ）＋ （２，３ｍＡＸ５．２Ｖ） ＃１３
ｍＷで平均した１３．８ｍＷにもなるという問題があっ
た。
インバータ回路はトランジスタＱ１４の定電流源により
、定常電流が流れるため、付加容量Ｃ１ｌを０． ５ρ
Ｆ、 Ｑ１３． Ｑ１４． Ｄｌｌ、 Ｄ１２
のゲート幅を３０μ、Ｑｌｌ、 Ｑ１２のゲート幅を
５μとすると、入力信号φｌＮ２の中間電位である時刻
ｔ２（ｔ７）から出力信号φ０ＵＴ２の中間電位である
時刻ｔ４（ｔ９）まての応答時間は約２００ＰＳて高速
動作する。しかしながら、このような定電流源を用いる
ことにより、動作電流はφＩＮＩＩが低レベル、高レベ
ルで全体として同一電流であり、消費電力は入力信号φ
ｌＮ２が低レベル時は２． ８ｍＡＸ５． ２Ｖ勾１４
．６…讐、入力信号φｌＮ２が高レベル時はく０゜６ｍ
ＡＸ２．ＯＶ）＋ （２，３ｍＡＸ５．２Ｖ） ＃１３
ｍＷで平均した１３．８ｍＷにもなるという問題があっ
た。
［課題を解決するための手段］
本発明の半導体論理回路は、ドレインを第１の電源にゲ
ートとソースを第１の節点に接続したデプレッション型
トランジスタと、ゲートとドレインを第２の節点にソー
スを第２の電源に接続した第１のエンハンスメント型ト
ランジスタと、トルインを第１の電源にゲートを第１の
節点にソースを出力端子に接続した第２のエンハンスメ
ント型トランジスタと、トレインを出力端子にゲートを
第２の節点にソースを第２の電源に接続した第３のエン
ハンスメント型トランジスタと、ゲートを入力端子に接
続した第１の節点と第２の節点との開に介装された入力
用エンハンスメント型トランジスタとを備えたことを特
徴とする。
ートとソースを第１の節点に接続したデプレッション型
トランジスタと、ゲートとドレインを第２の節点にソー
スを第２の電源に接続した第１のエンハンスメント型ト
ランジスタと、トルインを第１の電源にゲートを第１の
節点にソースを出力端子に接続した第２のエンハンスメ
ント型トランジスタと、トレインを出力端子にゲートを
第２の節点にソースを第２の電源に接続した第３のエン
ハンスメント型トランジスタと、ゲートを入力端子に接
続した第１の節点と第２の節点との開に介装された入力
用エンハンスメント型トランジスタとを備えたことを特
徴とする。
また、本発明の半導体論理回路は、第１のエンハンスメ
ント型トランジスタに代えて、アノードを第２の節点に
カソードを第２の電源に接続したダイオードを備えたこ
とを特徴とする。尚、入力用エンハンスメント型トラン
ジスタを第１の節点と第２の節点との間に複数個直列に
介装したすることにより複数入力のＮＡＮＤ回路となり
、入力用エンハンスメント型トランジスタを第１の節点
と第２の節点との間に複数個並列に介装したすることに
より複数入力のＮＯＲ回路となる。
ント型トランジスタに代えて、アノードを第２の節点に
カソードを第２の電源に接続したダイオードを備えたこ
とを特徴とする。尚、入力用エンハンスメント型トラン
ジスタを第１の節点と第２の節点との間に複数個直列に
介装したすることにより複数入力のＮＡＮＤ回路となり
、入力用エンハンスメント型トランジスタを第１の節点
と第２の節点との間に複数個並列に介装したすることに
より複数入力のＮＯＲ回路となる。
［実施例］
次に本発明について図面を参照して説明する。
第１図に本発明の第１の実施例に係るインバータ回路を
示す。本実施例のインバータ回路は、ドレインを第１の
電［ＧＮＤにゲートとソースを第１の節点Ｎ１に接続し
たデプレッション型トランジスタＱｌと、アノードを第
２の節点Ｎ２にカソードを−２，０Ｖの第２の電源ＶＳ
ＳＩに接続したダイオードＤＩと、ドレインを第１の電
源ＧＮＤにゲートを第１の節点Ｎ１にソースを出力端子
ＱＯＵＴＩに接続したエンハンスメント型トランジスタ
Ｑ４と、ドレインを出力端子φはＩＴＩにゲートを第２
の節点Ｎ２にソースを第２の電源ＶＳＳＩに接続したエ
ンハンスメント型トランジスタＱ５と、ゲートを入力端
子φＮ１に接続して第１の節点Ｎｌと第２の節点Ｎ２と
の間に介装された入力用エンハンスメント型トランジス
タＱ３とを備えている。尚、Ｑ２はトランジスタＱ３の
ショットキーダイオードのオン電流低減用のデプレッシ
ョン型トランジスタであり、前述した従来例と大きく相
違するところはエンハンスメント型）・ランジスタ（Ｅ
−ＦＥＴ）を用い、また、電位の大きい電源ＶＳＳ２（
−５，２Ｖ）を用いていないところである。
示す。本実施例のインバータ回路は、ドレインを第１の
電［ＧＮＤにゲートとソースを第１の節点Ｎ１に接続し
たデプレッション型トランジスタＱｌと、アノードを第
２の節点Ｎ２にカソードを−２，０Ｖの第２の電源ＶＳ
ＳＩに接続したダイオードＤＩと、ドレインを第１の電
源ＧＮＤにゲートを第１の節点Ｎ１にソースを出力端子
ＱＯＵＴＩに接続したエンハンスメント型トランジスタ
Ｑ４と、ドレインを出力端子φはＩＴＩにゲートを第２
の節点Ｎ２にソースを第２の電源ＶＳＳＩに接続したエ
ンハンスメント型トランジスタＱ５と、ゲートを入力端
子φＮ１に接続して第１の節点Ｎｌと第２の節点Ｎ２と
の間に介装された入力用エンハンスメント型トランジス
タＱ３とを備えている。尚、Ｑ２はトランジスタＱ３の
ショットキーダイオードのオン電流低減用のデプレッシ
ョン型トランジスタであり、前述した従来例と大きく相
違するところはエンハンスメント型）・ランジスタ（Ｅ
−ＦＥＴ）を用い、また、電位の大きい電源ＶＳＳ２（
−５，２Ｖ）を用いていないところである。
以下、第２図の動作説明図を参照して第１の実施例の動
作を説明する。まず、時刻ｔ１て入力信号φＩＮＩが高
レベルから低レベルに遷移を開始すると、時刻ｔ２て節
点Ｎ１と出力信号φ０ＵＴＩは低レベルから高しＪ＼ル
に遷移を開始し、時刻ｔ５て高レベルになる。一方、時
刻上〇で入力信号φＩＮＩが低レベルから高レベルに遷
移を開始すると、時刻ｔ７て節点Ｎ１と出力信号φ０Ｕ
ＴＩは高レベルから低レベルに遷移を開始し、時刻ｔｌ
ｏで低レベルになる。
作を説明する。まず、時刻ｔ１て入力信号φＩＮＩが高
レベルから低レベルに遷移を開始すると、時刻ｔ２て節
点Ｎ１と出力信号φ０ＵＴＩは低レベルから高しＪ＼ル
に遷移を開始し、時刻ｔ５て高レベルになる。一方、時
刻上〇で入力信号φＩＮＩが低レベルから高レベルに遷
移を開始すると、時刻ｔ７て節点Ｎ１と出力信号φ０Ｕ
ＴＩは高レベルから低レベルに遷移を開始し、時刻ｔｌ
ｏで低レベルになる。
また、第３図は第１図の動作電流を示す。入力信号φＩ
ＮＩが高レベル（−’０．３Ｖ）から低レベル（−１，
７Ｖ）に遷移する場合は、トランジスタＱ３のコンダク
タンスの減少により節点Ｎ２のレベルが低下して電流■
１が減少すると共に、トランジスタＱ５のコンダクタン
スが減少して電流Ｉ２が減少する。また、入力信号φＩ
ＮＩが高レベルに遷移する場合には節点Ｎ２のレベルが
上昇して電流１１゜Ｉ２は増加する。ここで、トランジ
スタＱ５のコンダクタンスが変化するため、大きな電源
Ｖ ＳＳ２を用いずとも比較的小さな電源ＶＳＳＩて十
分に機能させることができる。すなわち、入力信号φＩ
ＮＩが低レベル（−１，７Ｖ）ではほとんど電流が流れ
ない。
ＮＩが高レベル（−’０．３Ｖ）から低レベル（−１，
７Ｖ）に遷移する場合は、トランジスタＱ３のコンダク
タンスの減少により節点Ｎ２のレベルが低下して電流■
１が減少すると共に、トランジスタＱ５のコンダクタン
スが減少して電流Ｉ２が減少する。また、入力信号φＩ
ＮＩが高レベルに遷移する場合には節点Ｎ２のレベルが
上昇して電流１１゜Ｉ２は増加する。ここで、トランジ
スタＱ５のコンダクタンスが変化するため、大きな電源
Ｖ ＳＳ２を用いずとも比較的小さな電源ＶＳＳＩて十
分に機能させることができる。すなわち、入力信号φＩ
ＮＩが低レベル（−１，７Ｖ）ではほとんど電流が流れ
ない。
第１図の０４． Ｑ５のゲート幅を３０μ、付加容量
を０． ５ｐＦ、 ＱＬ Ｑ２． Ｑ３． Ｄ
Ｉのゲート幅をそれぞれ３１ｉ、３μ、６μ、６μとす
ると、入力信号φＩＮＩの中間電位である時刻ｔ２（ｔ
７）から出力信号φ０ＵＴＩの中間電位である時刻ｔ４
（ｔ９）までの応答時間は約２００ＰＳで従来例と同一
で高速動作をする上、消費電力は入力信号φＩＮＩが低
レベル時（−１，７Ｖ） に０．４５ｍＡＸ２．０Ｖ＝
０゜９ｍＷであり、φＩＮＩが高レベル時（−０，３Ｖ
）には（０，４５ｍＡＸ２． ＯＶ） ＋ （１，６５
ｍＡＸ２゜０Ｖ）＝４．２ｍＷであり、φＩＮ１が高レ
ベル時と低レベル時の平均は２．５５ｎ＋ＬＪとなり、
従来例の１３、 ８ｍＷの約１１５になる。
を０． ５ｐＦ、 ＱＬ Ｑ２． Ｑ３． Ｄ
Ｉのゲート幅をそれぞれ３１ｉ、３μ、６μ、６μとす
ると、入力信号φＩＮＩの中間電位である時刻ｔ２（ｔ
７）から出力信号φ０ＵＴＩの中間電位である時刻ｔ４
（ｔ９）までの応答時間は約２００ＰＳで従来例と同一
で高速動作をする上、消費電力は入力信号φＩＮＩが低
レベル時（−１，７Ｖ） に０．４５ｍＡＸ２．０Ｖ＝
０゜９ｍＷであり、φＩＮＩが高レベル時（−０，３Ｖ
）には（０，４５ｍＡＸ２． ＯＶ） ＋ （１，６５
ｍＡＸ２゜０Ｖ）＝４．２ｍＷであり、φＩＮ１が高レ
ベル時と低レベル時の平均は２．５５ｎ＋ＬＪとなり、
従来例の１３、 ８ｍＷの約１１５になる。
第４図は本発明の第２の実施例を示す。
本実施例は第１図に示したインバータ回路を基本構成と
した２人力ＮＯＲ回路であり、第１の節点Ｎ１と第２の
節点Ｎ２との間に入力用エンハンスメント型トランジス
タＱ３． Ｑ７を並列に介装しである。尚、Ｑ６はト
ランジスタＱ２と同様のオン電流低減用デプレッション
トランジスタであり、トランジスタＱ７のゲートにはも
う１つの入力信号φＮ２６が入力される。本実施例でも
第１の実施例と同様の消費電力の低減が達成される。
した２人力ＮＯＲ回路であり、第１の節点Ｎ１と第２の
節点Ｎ２との間に入力用エンハンスメント型トランジス
タＱ３． Ｑ７を並列に介装しである。尚、Ｑ６はト
ランジスタＱ２と同様のオン電流低減用デプレッション
トランジスタであり、トランジスタＱ７のゲートにはも
う１つの入力信号φＮ２６が入力される。本実施例でも
第１の実施例と同様の消費電力の低減が達成される。
第５図は本発明の第３の実施例を示す。
本実施例は第１図に示した第１の実施例において、ダイ
オードＤ１に変えて、ゲートとドレインを第２の節点Ｎ
２にソースを第２の電源ＶＳＳＩに接続したエンハンス
メント型トランジスタＱ８として、インバータ回路を構
成したものである。本実施例においても第１の実施例と
同様の作用を奏し、同様に消費電力の低減が達成できる
。
オードＤ１に変えて、ゲートとドレインを第２の節点Ｎ
２にソースを第２の電源ＶＳＳＩに接続したエンハンス
メント型トランジスタＱ８として、インバータ回路を構
成したものである。本実施例においても第１の実施例と
同様の作用を奏し、同様に消費電力の低減が達成できる
。
第６図は本発明の第４の実施例を示す。
本実施例は第５図に示したインバータ回路を基本構成と
した２人力ＮＯＲ回路であり、第１の節点Ｎ１と第２の
節点Ｎ２との間に入力用エンハンスメント型トランジス
タＱ３． Ｑ４を並列に介装しである。尚、ＱＩＯは
オン電流低減用のデプレッション型トランジスタであり
、トランジスタＱ９のゲートにもう１つの入力信号φｌ
Ｎ２６が入力される。
した２人力ＮＯＲ回路であり、第１の節点Ｎ１と第２の
節点Ｎ２との間に入力用エンハンスメント型トランジス
タＱ３． Ｑ４を並列に介装しである。尚、ＱＩＯは
オン電流低減用のデプレッション型トランジスタであり
、トランジスタＱ９のゲートにもう１つの入力信号φｌ
Ｎ２６が入力される。
尚、第４図及び第６図には入力用エンハンスメント型ト
ランジスタを複数並列に配して複数人力ＮＯＲ回路とし
た例を示したが、入力用エンハンスメント型トランジス
タを複数直列に配すれば、複数人力ＮＡＮＤ回路を構成
することかできる。
ランジスタを複数並列に配して複数人力ＮＯＲ回路とし
た例を示したが、入力用エンハンスメント型トランジス
タを複数直列に配すれば、複数人力ＮＡＮＤ回路を構成
することかできる。
−１０＝
［発明の効果コ
以上説明したように本発明は、エンハンスメント型トラ
ンジスタとデプレッション型トランジスタとを組み合わ
せて使用し、比較的大きな電源（−５，２Ｖ電源）を省
略したので、従来例と同一の高速動作を確保しながら、
消費電力を従来例の約１１５に削減できるという効果を
有する。
ンジスタとデプレッション型トランジスタとを組み合わ
せて使用し、比較的大きな電源（−５，２Ｖ電源）を省
略したので、従来例と同一の高速動作を確保しながら、
消費電力を従来例の約１１５に削減できるという効果を
有する。
第１図は本発明の第１の実施例のインバータ回路を示す
回路図、第２図はその動作説明図、第３図はその動作電
流図、第４図は本発明の第２の実施例のＮＯＲ回路を示
す回路図、第５図は本発明の第３の実施例のインバータ
回路を示す回路図、第６図は本発明の第４の実施例のＮ
ＯＲ回路を示す回路図、第７図は従来例のインバータ回
路を示す回路図、第８図はその動作説明図、第９図はそ
の動作電流図である。 Ｑｌ、 Ｑ２． Ｑ６． ＱＩＯ・・・・デプレッ
ション型トランジスタ、 Ｑ３． Ｑ４． ４５゜ Ｑ？、 Ｑ８． Ｑ９・・・・・・・エンハンスメ
ント型トランジスタ、 Ｄｉ、 Ｄｌｌ、 ＤＩ２◆◆・・・◆ダイオード
、ＣＩ・・・・・・・・・・・・付加容量、Ｎ１〜Ｎ４
．Ｎｉｌ〜Ｎ１３・・・・節点、ＶＳＳＩ−−−−−−
−−−−−２Ｖ、ＶＳＳ２・・争・ｅ会壷・・φ−５，
２ｙ。 φＩＮ１．φｌＮ２・φ・・・・・入力信号、φ０ＵＴ
Ｉ、 φ０ＵＴ２・・・・・・出力信号、Ｉｆ、
Ｉ２． Ｉｌｌ、 １１２・・・・電流。 特許出願人 日本電気株式会社
回路図、第２図はその動作説明図、第３図はその動作電
流図、第４図は本発明の第２の実施例のＮＯＲ回路を示
す回路図、第５図は本発明の第３の実施例のインバータ
回路を示す回路図、第６図は本発明の第４の実施例のＮ
ＯＲ回路を示す回路図、第７図は従来例のインバータ回
路を示す回路図、第８図はその動作説明図、第９図はそ
の動作電流図である。 Ｑｌ、 Ｑ２． Ｑ６． ＱＩＯ・・・・デプレッ
ション型トランジスタ、 Ｑ３． Ｑ４． ４５゜ Ｑ？、 Ｑ８． Ｑ９・・・・・・・エンハンスメ
ント型トランジスタ、 Ｄｉ、 Ｄｌｌ、 ＤＩ２◆◆・・・◆ダイオード
、ＣＩ・・・・・・・・・・・・付加容量、Ｎ１〜Ｎ４
．Ｎｉｌ〜Ｎ１３・・・・節点、ＶＳＳＩ−−−−−−
−−−−−２Ｖ、ＶＳＳ２・・争・ｅ会壷・・φ−５，
２ｙ。 φＩＮ１．φｌＮ２・φ・・・・・入力信号、φ０ＵＴ
Ｉ、 φ０ＵＴ２・・・・・・出力信号、Ｉｆ、
Ｉ２． Ｉｌｌ、 １１２・・・・電流。 特許出願人 日本電気株式会社
Claims (4)
- （１）ドレインを第１の電源にゲートとソースを第１の
節点に接続したデプレッシヨン型トランジスタと、ゲー
トとドレインを第２の節点にソースを第２の電源に接続
した第１のエンハンスメント型トランジスタと、ドレイ
ンを第１の電源にゲートを第１の節点にソースを出力端
子に接続した第２のエンハンスメント型トランジスタと
、ドレインを出力端子にゲートを第２の節点にソースを
第２の電源に接続した第３のエンハンスメント型トラン
ジスタと、ゲートを入力端子に接続した第１の節点と第
２の節点との間に介装された入力用エンハンスメント型
トランジスタとを備えたことを特徴とする半導体論理回
路。 - （２）第１のエンハンスメント型トランジスタに代えて
、アノードを第２の節点にカソードを第２の電源に接続
したダイオードを備えたことを特徴とする請求項１に記
載の半導体論理回路。 - （３）入力用エンハンスメント型トランジスタを第１の
節点と第２の節点との間に複数個直列に介装したことを
特徴とする請求項１または請求項２に記載の半導体論理
回路。 - （４）入力用エンハンスメント型トランジスタを第１の
節点と第２の節点との間に複数個並列に介装したことを
特徴とする請求項１または請求項２に記載の半導体論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112391A JPH0410711A (ja) | 1990-04-27 | 1990-04-27 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112391A JPH0410711A (ja) | 1990-04-27 | 1990-04-27 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410711A true JPH0410711A (ja) | 1992-01-14 |
Family
ID=14585498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112391A Pending JPH0410711A (ja) | 1990-04-27 | 1990-04-27 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410711A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06268516A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | クロック従属同期方法 |
| DE112022007290T5 (de) | 2022-05-27 | 2025-03-20 | Ykk Corporation | Befestigungsstreifen und verfahren zu dessen herstellung |
-
1990
- 1990-04-27 JP JP2112391A patent/JPH0410711A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06268516A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | クロック従属同期方法 |
| DE112022007290T5 (de) | 2022-05-27 | 2025-03-20 | Ykk Corporation | Befestigungsstreifen und verfahren zu dessen herstellung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4800303A (en) | TTL compatible output buffer | |
| US4918336A (en) | Capacitor coupled push pull logic circuit | |
| US4042839A (en) | Low power dissipation combined enhancement depletion switching driver circuit | |
| US4844563A (en) | Semiconductor integrated circuit compatible with compound standard logic signals | |
| JPH11214962A (ja) | 半導体集積回路装置 | |
| US4912745A (en) | Logic circuit connecting input and output signal lines | |
| US4791322A (en) | TTL compatible input buffer | |
| US4810905A (en) | Capacitor coupled push pull logic circuit | |
| US4812683A (en) | Logic circuit connecting input and output signal leads | |
| JPS6297427A (ja) | 半導体装置 | |
| KR100241201B1 (ko) | 버스홀드회로 | |
| JP2872058B2 (ja) | 出力バッファ回路 | |
| JP3910568B2 (ja) | レベルダウンコンバータ | |
| JPH0410711A (ja) | 半導体論理回路 | |
| US5537076A (en) | Negative resistance circuit and inverter circuit including the same | |
| JPH05129922A (ja) | 半導体集積回路装置 | |
| US5304870A (en) | Source electrode-connected type buffer circuit having LDD structure and breakdown voltage protection | |
| US4849717A (en) | Oscillator circuit | |
| US5173622A (en) | Source coupled logic circuit with reduced power consumption | |
| US5204553A (en) | Field effect transistor circuit | |
| JPH0388515A (ja) | 広温度範囲ｍｅｓｆｅｔ論理回路 | |
| JP2800562B2 (ja) | 化合物半導体の論理回路 | |
| JPH04120819A (ja) | 論理回路 | |
| JPS61206317A (ja) | 電界効果トランジスタ論理回路 | |
| JPS6028415B2 (ja) | インバ−タ回路 |