JPH04120819A - 論理回路 - Google Patents
論理回路Info
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- JPH04120819A JPH04120819A JP2240613A JP24061390A JPH04120819A JP H04120819 A JPH04120819 A JP H04120819A JP 2240613 A JP2240613 A JP 2240613A JP 24061390 A JP24061390 A JP 24061390A JP H04120819 A JPH04120819 A JP H04120819A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の論理回路に利用され、特に
、化合物半導体集積回路の論理回路に関する。
、化合物半導体集積回路の論理回路に関する。
本発明は、特に、化合物半導体集積回路の論理回路にお
いて、 入力回路として、ディプレション型電界効果トランジス
タと組み合されたエンハンスメント型電界効果トランジ
スタを用いることにより、消費電力の減少化を図ったも
のである。
いて、 入力回路として、ディプレション型電界効果トランジス
タと組み合されたエンハンスメント型電界効果トランジ
スタを用いることにより、消費電力の減少化を図ったも
のである。
従来、この種の化合物半導体集積回路の論理回路はＢＦ
Ｌ （バッフアートＦＥＴ論理回路（Ｂｕｆｆｅｒｅｄ
ＰＥＴ Ｌｏｇｉｃ） ）で構成されていた。
Ｌ （バッフアートＦＥＴ論理回路（Ｂｕｆｆｅｒｅｄ
ＰＥＴ Ｌｏｇｉｃ） ）で構成されていた。
以下、図面を参照して説明する。第６図は従来のインパ
ーク回路図である。ΦＩＮは人力信号、ΦＯＵＴは出力
信号、Ｑｌ、〜Ｑ１４はＮチャネル型のデプレション型
電界効果トランジスタ（以下、Ｉ）−ＦＥＴという。）
、Ｄ、１およびＤｌ２はダイオード、Ｃ１は付加容量、
ＶＳＳＩ は−２，ＯＶの電源、ならびにＶ Ｓ Ｓ
２ は−５，２Ｖの電源である。
ーク回路図である。ΦＩＮは人力信号、ΦＯＵＴは出力
信号、Ｑｌ、〜Ｑ１４はＮチャネル型のデプレション型
電界効果トランジスタ（以下、Ｉ）−ＦＥＴという。）
、Ｄ、１およびＤｌ２はダイオード、Ｃ１は付加容量、
ＶＳＳＩ は−２，ＯＶの電源、ならびにＶ Ｓ Ｓ
２ は−５，２Ｖの電源である。
次に、本従来例の動作について第７図の動作説明図を用
いて説明する。
いて説明する。
まず、時刻ｔ１で人力信号ΦＩＮがｒ ＨＪレベルから
「Ｌ」レベルに遷移を開始すると、時刻ｔ２で節点Ｎ１
．と出力信号ΦＯＵＴが「Ｌ」レベルから「Ｈ」レベル
に遷移を開始し、時刻ｔ５で「Ｈ」レベルになる。時刻
ｔ６で人力信号ΦＩＮが「Ｌ」レベルから「Ｈ」レベル
に遷移を開始すると、時刻ｔ７で節点Ｎｌｌと出力信号
ΦＯＵＴがｒ）（Ｊレベルから「Ｌ」レベルに遷移を開
始し、時刻ｔｌ。
「Ｌ」レベルに遷移を開始すると、時刻ｔ２で節点Ｎ１
．と出力信号ΦＯＵＴが「Ｌ」レベルから「Ｈ」レベル
に遷移を開始し、時刻ｔ５で「Ｈ」レベルになる。時刻
ｔ６で人力信号ΦＩＮが「Ｌ」レベルから「Ｈ」レベル
に遷移を開始すると、時刻ｔ７で節点Ｎｌｌと出力信号
ΦＯＵＴがｒ）（Ｊレベルから「Ｌ」レベルに遷移を開
始し、時刻ｔｌ。
で「Ｌ」レベルになる。
また、第８図は第６図の動作電流を示す。人力信号ΦＩ
Ｎが「Ｌ」レベルと「Ｈ」レベルの場合とで動作電流は
ほとんど同一である。
Ｎが「Ｌ」レベルと「Ｈ」レベルの場合とで動作電流は
ほとんど同一である。
この従来の化合物半導体集積回路のＢＦＬで構成される
インバータ回路は、Ｄ −Ｆ Ｅ Ｔ Ｑ ｌａの定電
流源により定常電流が流れるため、付加容量Ｃ１□を０
．５ｐ Ｆ 、 Ｄ Ｆ Ｅ Ｔ Ｑ＋３およびＣ１
４ならびにダイオードＤ１□およびＤｌ。のゲート幅を
３０μｍＸＤＦＥＴＱ、、およびＣ１２のゲート幅を５
μｍとすると、人力信号ΦＩＮの中間電位である時刻ｔ
２（ｔ７）から出力信号ΦＯＵＴの中間電位である時刻
ｔ４ （ｔ９）までの応答時間は、約２００ｐＳで高速
動作するが、動作電流は、人力信号ΦＩＮで「Ｌ」レベ
ルと「Ｈ」レベルの場合はとんど同一電流であり、消費
電力は、 （２，８ｍ八へ２．ＯＶ） ＋（０，５ｍＡＸ５．２
ｖ） −８，２ｍＷにもなる欠点があった。
インバータ回路は、Ｄ −Ｆ Ｅ Ｔ Ｑ ｌａの定電
流源により定常電流が流れるため、付加容量Ｃ１□を０
．５ｐ Ｆ 、 Ｄ Ｆ Ｅ Ｔ Ｑ＋３およびＣ１
４ならびにダイオードＤ１□およびＤｌ。のゲート幅を
３０μｍＸＤＦＥＴＱ、、およびＣ１２のゲート幅を５
μｍとすると、人力信号ΦＩＮの中間電位である時刻ｔ
２（ｔ７）から出力信号ΦＯＵＴの中間電位である時刻
ｔ４ （ｔ９）までの応答時間は、約２００ｐＳで高速
動作するが、動作電流は、人力信号ΦＩＮで「Ｌ」レベ
ルと「Ｈ」レベルの場合はとんど同一電流であり、消費
電力は、 （２，８ｍ八へ２．ＯＶ） ＋（０，５ｍＡＸ５．２
ｖ） −８，２ｍＷにもなる欠点があった。
本発明の目的は、前記の欠点を除去することにより、消
費電力の低減化を図った論理回路を提供することにある
。
費電力の低減化を図った論理回路を提供することにある
。
本発明は、第一電極が第一の電源にゲートおよび第二電
極が第一の節点にそれぞれ接続された第一のデプレショ
ン型電界効果トランジスタと、第一電極が前記第一の電
源にゲートが前記第一０節点に第二電極が第四の節点に
それぞれ接続された第一のエンハンスメント型電界効果
トランジスタと、陽極が前記第四の節点に陰極が出力端
子にそれぞれ接続されたダイオードと、第一電極が出力
端子にゲートが第二の節点に第二電極が第二の電源にそ
れぞれ接続された第二のエンハンスメント型電界効果ト
ランジスタと、第一電極が入力端子にゲートおよび第二
電極が第三の節点にそれぞれ接続された第二のデプレシ
ョン型電界効果トランジスタと、第一電極が前記第一の
節点にゲートが前記第三の節点に第二電極が前記第二の
エン）％ンスメント型電界効果トランジスタのゲートに
それぞし接続された第三のエンハンスメント型電界効果
トランジスタとを含むことを特徴とする。
極が第一の節点にそれぞれ接続された第一のデプレショ
ン型電界効果トランジスタと、第一電極が前記第一の電
源にゲートが前記第一０節点に第二電極が第四の節点に
それぞれ接続された第一のエンハンスメント型電界効果
トランジスタと、陽極が前記第四の節点に陰極が出力端
子にそれぞれ接続されたダイオードと、第一電極が出力
端子にゲートが第二の節点に第二電極が第二の電源にそ
れぞれ接続された第二のエンハンスメント型電界効果ト
ランジスタと、第一電極が入力端子にゲートおよび第二
電極が第三の節点にそれぞれ接続された第二のデプレシ
ョン型電界効果トランジスタと、第一電極が前記第一の
節点にゲートが前記第三の節点に第二電極が前記第二の
エン）％ンスメント型電界効果トランジスタのゲートに
それぞし接続された第三のエンハンスメント型電界効果
トランジスタとを含むことを特徴とする。
また、本発明は、前記第一の節点と前記第二の節点間に
、前記第二のディプレション型電界効果トランジスタと
前記第三のエンハンスメント型電界効果トランジスタと
で構成された入力回路を二つ以上直列に接続したことを
特徴とする。
、前記第二のディプレション型電界効果トランジスタと
前記第三のエンハンスメント型電界効果トランジスタと
で構成された入力回路を二つ以上直列に接続したことを
特徴とする。
また、本発明は、前記第一の節点と前記第二の節点間に
、前記第二のディプレション型電界効果トランジスタと
前記第三のエンハンスメント型電界効果トランジスタと
で構成された入力回路を二つ以上並列に接続したことを
特徴とする。
、前記第二のディプレション型電界効果トランジスタと
前記第三のエンハンスメント型電界効果トランジスタと
で構成された入力回路を二つ以上並列に接続したことを
特徴とする。
入力用ＦＥＴとして、例えば、Ｎチャネル型のエンハン
スメント型電界効果トランジスタ（以下、Ｅ−ＦＥＴと
いう。）を用いるので、人力信号が「Ｌ」レベルのとき
前記Ｅ−ＦＥＴは「オフ」し電流は流れない。このとき
出力信号は「Ｈ」レベルとなる。そして人力信号が「Ｈ
」レベルのとき、前記Ｅ、−ＦＥＴは「オン」となり電
流が流れ、出力信号は「Ｌ」レベルとなる。また、電源
は例えば−２，ＯＶ主電源けでよくなり−５，２Ｖ電源
は必要でなくなる。
スメント型電界効果トランジスタ（以下、Ｅ−ＦＥＴと
いう。）を用いるので、人力信号が「Ｌ」レベルのとき
前記Ｅ−ＦＥＴは「オフ」し電流は流れない。このとき
出力信号は「Ｈ」レベルとなる。そして人力信号が「Ｈ
」レベルのとき、前記Ｅ、−ＦＥＴは「オン」となり電
流が流れ、出力信号は「Ｌ」レベルとなる。また、電源
は例えば−２，ＯＶ主電源けでよくなり−５，２Ｖ電源
は必要でなくなる。
従って、入力信号がｒ）（Ｊレベルのときだけ電流が流
れ、かつ−５，２Ｖ電源は必要でなくなるので、消費電
力を大幅に低減できる。
れ、かつ−５，２Ｖ電源は必要でなくなるので、消費電
力を大幅に低減できる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図で、インパー
ク回路を示す。
ク回路を示す。
本第−実施例のインバータ回路は、全てＮチャネル型の
化合物半導体を用いたショットキー接合のＦＥＴを用い
て構成され、第一電極がドレイン、および第二電極がソ
ースとなる。すなわち、ドレインが第一の電源としての
接地電位ＧＮＤにゲートおよびソースが第一の節点Ｎ１
にそれぞれ接続された第一のＤ−ＦＥＴＱ、 と、ド
レインが接地電位ＧＮＤにゲートが節点Ｎ１にソースが
第四の節点Ｎ、にそれぞれ接続された第一〇Ｅ−ＦＥＴ
Ｑ４ と、陽極が節点Ｎ４に陰極が出力端子２にそれぞ
れ接続されたダイオードＤ１ と、ドレインが出力端子
２にゲートが第二の節点Ｎ２にソースが第二の電源Ｖｓ
ｓ１（２，ＯＶ）にそれぞれ接続された第二のＥ−ＦＥ
ＴＱ５と、ドレインが入力端子１にゲートおよびソース
が第三の節点Ｎ３にそれぞれ接続された第二のＤ−ＦＥ
ＴＱ２と、ドレインが節点Ｎ１にゲートが節点Ｎ３にソ
ースがＥＦＥＴＱ５のゲートにそれぞれ接続された第三
のＥ−ＦＥＴＱ３と、ドレインおよびゲートが節点Ｎ２
にソースが電源Ｖ Ｓ Ｓ Ｉ にそれぞれ接続された
Ｅ−ＦＥＴＱ６とを含んでいる。
化合物半導体を用いたショットキー接合のＦＥＴを用い
て構成され、第一電極がドレイン、および第二電極がソ
ースとなる。すなわち、ドレインが第一の電源としての
接地電位ＧＮＤにゲートおよびソースが第一の節点Ｎ１
にそれぞれ接続された第一のＤ−ＦＥＴＱ、 と、ド
レインが接地電位ＧＮＤにゲートが節点Ｎ１にソースが
第四の節点Ｎ、にそれぞれ接続された第一〇Ｅ−ＦＥＴ
Ｑ４ と、陽極が節点Ｎ４に陰極が出力端子２にそれぞ
れ接続されたダイオードＤ１ と、ドレインが出力端子
２にゲートが第二の節点Ｎ２にソースが第二の電源Ｖｓ
ｓ１（２，ＯＶ）にそれぞれ接続された第二のＥ−ＦＥ
ＴＱ５と、ドレインが入力端子１にゲートおよびソース
が第三の節点Ｎ３にそれぞれ接続された第二のＤ−ＦＥ
ＴＱ２と、ドレインが節点Ｎ１にゲートが節点Ｎ３にソ
ースがＥＦＥＴＱ５のゲートにそれぞれ接続された第三
のＥ−ＦＥＴＱ３と、ドレインおよびゲートが節点Ｎ２
にソースが電源Ｖ Ｓ Ｓ Ｉ にそれぞれ接続された
Ｅ−ＦＥＴＱ６とを含んでいる。
本発明の特徴は、第１図において、特に、入力用トラン
ジスタとしてＥ−ＦＥＴＱ３を用い、また、電源は−２
，ＯＶの電源ＶＳＳＩ−つだけとしたことにある。
ジスタとしてＥ−ＦＥＴＱ３を用い、また、電源は−２
，ＯＶの電源ＶＳＳＩ−つだけとしたことにある。
次に、本第−実施例の動作について第２図の動作説明図
を参照して説明する。
を参照して説明する。
まず、時刻ｔ１で人力信号ΦＩＮがｒＨＪレベルからｒ
Ｌ」レベルに遷移を開始すると、時刻ｔ２で節点Ｎ１と
出力信号ΦＯＵＴは「Ｌ」レベルからｒ）（Ｊレベルに
遷移を開始し１、時刻ｔ５で「Ｈ」レベルになる。時刻
ｔ６で入力信号ΦＩＮが「Ｌ」レベルから「Ｈ」レベル
に遷移を開始すると、時刻ｔ７で節点Ｎ１ と出力信号
Φ○ＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移を開始
し、時刻ｔｌ。
Ｌ」レベルに遷移を開始すると、時刻ｔ２で節点Ｎ１と
出力信号ΦＯＵＴは「Ｌ」レベルからｒ）（Ｊレベルに
遷移を開始し１、時刻ｔ５で「Ｈ」レベルになる。時刻
ｔ６で入力信号ΦＩＮが「Ｌ」レベルから「Ｈ」レベル
に遷移を開始すると、時刻ｔ７で節点Ｎ１ と出力信号
Φ○ＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移を開始
し、時刻ｔｌ。
でｒｌＪレベルになる。
また、第３図は第１図の動作電流■２を示し、人力信号
ΦＩＮが「Ｌ」レベル（−２，ＯＶ）では、Ｅ−ＦＥＴ
Ｑ３が「オフ」となり電流が流れない。
ΦＩＮが「Ｌ」レベル（−２，ＯＶ）では、Ｅ−ＦＥＴ
Ｑ３が「オフ」となり電流が流れない。
ここで、Ｄ−ＦＥＴＱ２はＥ−ＦＥＴＱ３の「オン」時
の電流を軽減する働きをする。
の電流を軽減する働きをする。
第１図のＥ−ＦＥＴＱ４およびＱ５のゲート幅をそれぞ
れ３０μｍおよび１１０Ａｔ 、付加容量Ｃ１を０．５
ｐＦ、Ｄ−ＦＥＴＱ、および０□ならびにＥＦＥＴＱ３
のゲート幅をそれぞれ３μｍ、３μｍおよび６μｍとす
ると、人力信号ΦＩＮの中間電位である時刻ｔ２ （ｔ
ｔ）から出力信号Φ○ＵＴの中間電位である時刻ｔ４
（ｔｓ）までの応答時間は、約２００ｐＳで従来例と同
一で高速動作をする。
れ３０μｍおよび１１０Ａｔ 、付加容量Ｃ１を０．５
ｐＦ、Ｄ−ＦＥＴＱ、および０□ならびにＥＦＥＴＱ３
のゲート幅をそれぞれ３μｍ、３μｍおよび６μｍとす
ると、人力信号ΦＩＮの中間電位である時刻ｔ２ （ｔ
ｔ）から出力信号Φ○ＵＴの中間電位である時刻ｔ４
（ｔｓ）までの応答時間は、約２００ｐＳで従来例と同
一で高速動作をする。
そのうえ、消費電力は、動作電流は、人力信号ΦＩＮが
「Ｌ」レベル時（−２，ＯＶ）にはＱｍＡであり、消費
電力は０となり、人力信号ΦＩＮがｒ）（Ｊレベル時（
−０，８Ｖ）には、 （１，１５＋０．４５）ｍＡ Ｘ ２ Ｖ ＝３．２ｍ
Ｗであり、人力信号ΦＩＮが「Ｈ」レベル時と「Ｌ」レ
ベル時の平均は１．６ｍＷとなり、従来例の８．２ｍＷ
の約１１５に低減される。
「Ｌ」レベル時（−２，ＯＶ）にはＱｍＡであり、消費
電力は０となり、人力信号ΦＩＮがｒ）（Ｊレベル時（
−０，８Ｖ）には、 （１，１５＋０．４５）ｍＡ Ｘ ２ Ｖ ＝３．２ｍ
Ｗであり、人力信号ΦＩＮが「Ｈ」レベル時と「Ｌ」レ
ベル時の平均は１．６ｍＷとなり、従来例の８．２ｍＷ
の約１１５に低減される。
第４図は本発明の第二実施例を示す回路図で、２人力ナ
ンド回路を示す。
ンド回路を示す。
本第二実施例は、第１図の第一実施例の回路において、
節点Ｎ、と節点Ｎ２との間に、Ｄ−ＦＥＴ Ｑ ”ｒ
とＥ−ＦＥＴＱ８とから構成された入力回路を直列に追
加接続したものである。従って、その動作は第一実施例
と同様である。
節点Ｎ、と節点Ｎ２との間に、Ｄ−ＦＥＴ Ｑ ”ｒ
とＥ−ＦＥＴＱ８とから構成された入力回路を直列に追
加接続したものである。従って、その動作は第一実施例
と同様である。
第５図は本発明の第三実施例を示す回路図で、２人力ノ
ア回路を示す。
ア回路を示す。
本第三実施例は、第１図の第一実施例の回路において、
節点Ｎ１と節点Ｎ２との間に、Ｄ−ＦＥＴＱ９とＥ −
Ｆ Ｅ Ｔ Ｑ ＋ ｏとから構成される入力回路を並
列に追加接続したものである。従って、その動作は第一
実施例と同様である。
節点Ｎ１と節点Ｎ２との間に、Ｄ−ＦＥＴＱ９とＥ −
Ｆ Ｅ Ｔ Ｑ ＋ ｏとから構成される入力回路を並
列に追加接続したものである。従って、その動作は第一
実施例と同様である。
なお、以上の説明は、電界効果トランジスタとして、Ｎ
チャネル型の化合物半導体を用いたショットキー型電界
効果トランジスタについて行ったけれども、第一電極を
ソースに、第二電極をドレインに置き換えることにより
Ｐチャネル型にも適用でき、さらに電界効果トランジス
タ全般に適用できる。
チャネル型の化合物半導体を用いたショットキー型電界
効果トランジスタについて行ったけれども、第一電極を
ソースに、第二電極をドレインに置き換えることにより
Ｐチャネル型にも適用でき、さらに電界効果トランジス
タ全般に適用できる。
以上説明したように、本発明は、Ｅ−ＦＥＴとＤ−ＦＥ
Ｔを使用し、−５，２Ｖ電源を省略したので、従来例と
同一の高速動作を確保しながら、例えば消費電力を従来
例の約１７５に削減できる効果がある。
Ｔを使用し、−５，２Ｖ電源を省略したので、従来例と
同一の高速動作を確保しながら、例えば消費電力を従来
例の約１７５に削減できる効果がある。
第１図は本発明の第一実施例を示す回路図。
第２図は第１図の動作説明図。
第３図は第１図の動作電流図。
第４図は本発明の第二実施例を示す回路図。
第５図は本発明の第三実施例を示す回路図。
第６図は従来例を示す回路図。
第７図は第６図の動作説明図。
第８図は第６図の動作電流図。
１・・・入力端子、２・・・出力端子、Ｃ，、Ｃ，ｌ・
・・付加容量、Ｄｌ、ＤＩｌ、Ｄｌ２・・・ダイオード
、ＧＮＤ・・・接地電位、Ｉ＋ 、Ｉ２ 、Ｉ＋＋、Ｉ
＋２・・・電流、Ｎ１〜Ｎ５、Ｎ、、〜ＮＩ３・・・節
点、Ｑｌ、Ｑｌ、Ｑｌ、Ｑ、、 、Ｑ、、〜Ｑ１４・・
・Ｄ−ＦＥ’Ｔ、Ｑ３〜Ｑ６、Ｑ８、Ｑ、。・・・Ｅ
Ｆ ＥＴ、 Ｖｓｓ＋ 、ＶＳＳ２・・・電源、Φ■
Ｎ１ΦＩＮＫ、ΦＩＮ２・・・人力信号、ΦＯＵＴ・・
・出力信号。 特許出願人 日本電気株式会社２、−５゜代理人 弁
理士 井 出 直 孝 Ｑ、、Ｑｌ ：Ｄ−ＦＥＴ Ｑ３〜Ｑ６ ：Ｅ−ＦＥＴ 第−実詐必１１ 第１図
・・付加容量、Ｄｌ、ＤＩｌ、Ｄｌ２・・・ダイオード
、ＧＮＤ・・・接地電位、Ｉ＋ 、Ｉ２ 、Ｉ＋＋、Ｉ
＋２・・・電流、Ｎ１〜Ｎ５、Ｎ、、〜ＮＩ３・・・節
点、Ｑｌ、Ｑｌ、Ｑｌ、Ｑ、、 、Ｑ、、〜Ｑ１４・・
・Ｄ−ＦＥ’Ｔ、Ｑ３〜Ｑ６、Ｑ８、Ｑ、。・・・Ｅ
Ｆ ＥＴ、 Ｖｓｓ＋ 、ＶＳＳ２・・・電源、Φ■
Ｎ１ΦＩＮＫ、ΦＩＮ２・・・人力信号、ΦＯＵＴ・・
・出力信号。 特許出願人 日本電気株式会社２、−５゜代理人 弁
理士 井 出 直 孝 Ｑ、、Ｑｌ ：Ｄ−ＦＥＴ Ｑ３〜Ｑ６ ：Ｅ−ＦＥＴ 第−実詐必１１ 第１図
Claims (1)
- 【特許請求の範囲】 １、第一電極が第一の電源にゲートおよび第二電極が第
一の節点にそれぞれ接続された第一のデプレション型電
界効果トランジスタと、第一電極が前記第一の電源にゲ
ートが前記第一の節点に第二電極が第四の節点にそれぞ
れ接続された第一のエンハンスメント型電界効果トラン
ジスタと、陽極が前記第四の節点に陰極が出力端子にそ
れぞれ接続されたダイオードと、第一電極が出力端子に
ゲートが第二の節点に第二電極が第二の電源にそれぞれ
接続された第二のエンハンスメント型電界効果トランジ
スタと、第一電極が入力端子にゲートおよび第二電極が
第三の節点にそれぞれ接続された第二のデプレション型
電界効果トランジスタと、第一電極が前記第一の節点に
ゲートが前記第三の節点に第二電極が前記第二のエンハ
ンスメント型電界効果トランジスタのゲートにそれぞれ
接続された第三のエンハンスメント型電界効果トランジ
スタと を含むことを特徴とする論理回路。 ２、請求項１に記載の論理回路において、 前記第一の節点と前記第二の節点間に、前記第二のディ
プレション型電界効果トランジスタと前記第三のエンハ
ンスメント型電界効果トランジスタとで構成された入力
回路を二つ以上直列に接続した ことを特徴とする論理回路。 ３、請求項１に記載の論理回路において、 前記第一の節点と前記第二の節点間に、前記第二のディ
プレション型電界効果トランジスタと前記第三のエンハ
ンスメント型電界効果トランジスタとで構成された入力
回路を二つ以上並列に接続した ことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240613A JPH04120819A (ja) | 1990-09-11 | 1990-09-11 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240613A JPH04120819A (ja) | 1990-09-11 | 1990-09-11 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120819A true JPH04120819A (ja) | 1992-04-21 |
Family
ID=17062103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2240613A Pending JPH04120819A (ja) | 1990-09-11 | 1990-09-11 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120819A (ja) |
-
1990
- 1990-09-11 JP JP2240613A patent/JPH04120819A/ja active Pending
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