JPH0410725A - ビット同期回路 - Google Patents
ビット同期回路Info
- Publication number
- JPH0410725A JPH0410725A JP2110093A JP11009390A JPH0410725A JP H0410725 A JPH0410725 A JP H0410725A JP 2110093 A JP2110093 A JP 2110093A JP 11009390 A JP11009390 A JP 11009390A JP H0410725 A JPH0410725 A JP H0410725A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization signal
- data
- bit
- circuit
- pseudo
- Prior art date
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- Granted
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２つの装置間でデータのシリアル伝送を行う際
に、送信側装置におけるビ・ソト同期信号の周波数と受
信側装置におけるビット同期信号の周波数が異なる場合
、受信したデータを受信側装置のビット同期信弓に同期
して出力するビ・ソト同期回路にかかり、特に１ビツト
のデータ幅を狭くする必要性をなくし、かつ受信した信
号に同期はずれが発生した場合、誤ったデータの出力を
防止し、」−記同期はずれを回復するのに好適なビ・ソ
ト同期回路に関する。
に、送信側装置におけるビ・ソト同期信号の周波数と受
信側装置におけるビット同期信号の周波数が異なる場合
、受信したデータを受信側装置のビット同期信弓に同期
して出力するビ・ソト同期回路にかかり、特に１ビツト
のデータ幅を狭くする必要性をなくし、かつ受信した信
号に同期はずれが発生した場合、誤ったデータの出力を
防止し、」−記同期はずれを回復するのに好適なビ・ソ
ト同期回路に関する。
従来技術においては、特開昭６３−１００８４４号公報
に開示されているように、」１流側の伝送局の変化に起
因するデータの過不足をＦＩＦＯメモリによって吸収し
、ＦＩＦＯメモリから読み出された情報に含まれるエン
ドフラグ（フレーム同期ビ・ント）を検出して、入力信
号の１フレーム毎にＰＩＦＯメモリをリセットしていた
。
に開示されているように、」１流側の伝送局の変化に起
因するデータの過不足をＦＩＦＯメモリによって吸収し
、ＦＩＦＯメモリから読み出された情報に含まれるエン
ドフラグ（フレーム同期ビ・ント）を検出して、入力信
号の１フレーム毎にＰＩＦＯメモリをリセットしていた
。
」二記した従来技術においては、ＦＩＦＯメモリから読
み出されたエンドフラグを検出する必要があった。しか
し、エンドフラグは読み出し側のデータとして必要な情
報ではなく、一定のフレーム間隔にエンドフラグをデー
タとして挿入すると、その分だけビット同期信号の周波
数を高くする必要が生じ、１ビツトのデータ幅が狭くな
るという問題点があった。
み出されたエンドフラグを検出する必要があった。しか
し、エンドフラグは読み出し側のデータとして必要な情
報ではなく、一定のフレーム間隔にエンドフラグをデー
タとして挿入すると、その分だけビット同期信号の周波
数を高くする必要が生じ、１ビツトのデータ幅が狭くな
るという問題点があった。
また、」二記した従来技術においては、同期はずれが発
生して、ＦＩＦＯメモリからのデータの読み出しタイミ
ングがずれた場合、誤ったデータが出力されてしまうと
いう問題点があった。
生して、ＦＩＦＯメモリからのデータの読み出しタイミ
ングがずれた場合、誤ったデータが出力されてしまうと
いう問題点があった。
本発明は上記した従来技術の問題点に鑑みなされたもの
で、１ビットのデータ幅を狭くすることなく、かつ同期
はずれが発生した場合、ＦＩＦＯメモリから誤ったデー
タが読み出されるのを防止し、上記同期はずれを回復す
ることが可能なビット同期回路を提供することを目的と
している。
で、１ビットのデータ幅を狭くすることなく、かつ同期
はずれが発生した場合、ＦＩＦＯメモリから誤ったデー
タが読み出されるのを防止し、上記同期はずれを回復す
ることが可能なビット同期回路を提供することを目的と
している。
本発明のビット同期回路は、相手装置からシリアル伝送
されたデータを自装置のＦＩＦ○メモリに格納し、自装
置のビット同期信号に同期したタイミングでＦＩＦ○メ
モリから読み出すものであり、特に送信されたデータを
受けて、該データに同期したビット同期信号と該データ
のフレームに同期したフレーム同期イ言号を形成して出
力する同期信号抽出回路と、上記ビット同期信号を計数
し、計数開始から所定のゼット数の計数が終了するまで
の期間にわたって疑似フレーム同期信号を出力する疑似
フレーム同期信号発生回路と、上記フレーム同期信号と
疑似フレーム同期信号とを比較し、両者が一致しなかっ
た場合にリセット信号をＦＩＦＯメモリと疑似フレーム
同期信号発生回路に出力するリセット信号発生回路とか
ら構成されていることを特徴としている。
されたデータを自装置のＦＩＦ○メモリに格納し、自装
置のビット同期信号に同期したタイミングでＦＩＦ○メ
モリから読み出すものであり、特に送信されたデータを
受けて、該データに同期したビット同期信号と該データ
のフレームに同期したフレーム同期イ言号を形成して出
力する同期信号抽出回路と、上記ビット同期信号を計数
し、計数開始から所定のゼット数の計数が終了するまで
の期間にわたって疑似フレーム同期信号を出力する疑似
フレーム同期信号発生回路と、上記フレーム同期信号と
疑似フレーム同期信号とを比較し、両者が一致しなかっ
た場合にリセット信号をＦＩＦＯメモリと疑似フレーム
同期信号発生回路に出力するリセット信号発生回路とか
ら構成されていることを特徴としている。
本発明によれば、人力データから形成されるフレーム同
期信号とビット同期信号から形成される疑似フレーム同
期信号とが、比較される。そして、両者が不一致の場合
、同期はずれが生じたと判定され、ＦＩＦｏメモリがリ
セットされる。
期信号とビット同期信号から形成される疑似フレーム同
期信号とが、比較される。そして、両者が不一致の場合
、同期はずれが生じたと判定され、ＦＩＦｏメモリがリ
セットされる。
すなわち、本発明によれば、エンドフラグをＦＩＦＯメ
モリに格納して読み出す必要がないため、１ビツトのデ
ータ幅を狭くする必要がない。また、同期はずれが発生
した場合、ＦＩＦＯメモリがリセットされるため、ＦＩ
ＦＯメモリから誤ったデータが読み出されるのが防止で
き、かつ」二記同期はずれを自動的に回復することが可
能になる。
モリに格納して読み出す必要がないため、１ビツトのデ
ータ幅を狭くする必要がない。また、同期はずれが発生
した場合、ＦＩＦＯメモリがリセットされるため、ＦＩ
ＦＯメモリから誤ったデータが読み出されるのが防止で
き、かつ」二記同期はずれを自動的に回復することが可
能になる。
以下、添付の図面に示す実施例により、さらに詳細に本
発明について説明する。
発明について説明する。
第１図は本発明のビット同期回路の一実施例を示すブロ
ック図であり、ＦＩＦＯメモリ１と同期信号抽出回路２
と疑似フレーム同期信号発生回路３とリセット信号発生
回路４とから構成されている。この実施例のビット同期
回路は、相手局が決定した送信タイミングによって送信
された入力データ５を、自局のビット同期信号１１に同
期したタイミングのデータ１０に変換して出力するもの
である。すなわち、ＦＩＦＯメモリ１が相手局と自局の
ビット同期差による入出力データの過不足を調節する働
きをする。
ック図であり、ＦＩＦＯメモリ１と同期信号抽出回路２
と疑似フレーム同期信号発生回路３とリセット信号発生
回路４とから構成されている。この実施例のビット同期
回路は、相手局が決定した送信タイミングによって送信
された入力データ５を、自局のビット同期信号１１に同
期したタイミングのデータ１０に変換して出力するもの
である。すなわち、ＦＩＦＯメモリ１が相手局と自局の
ビット同期差による入出力データの過不足を調節する働
きをする。
第２図は第１図に示す実施例の動作の一例を示すタイム
チャートであり、以下第２図を参照しながら第１図に示
す実施例の動作について説明する。
チャートであり、以下第２図を参照しながら第１図に示
す実施例の動作について説明する。
第１図に示すように、入力データ５はＦＩＦＯメモリ１
に入力されて格納されると共に、同期信号抽出回路２に
入力される。同期信号抽出回路２はＰＬＬ回路等を含ん
で構成され、入出力データからビット同期信号６を抽出
する。すなわち、第２図に示す例では、入力データ６は
データａ〜ｈから構成され、データｈの後には入力デー
タ５が終了したことを示すフレーム同期ビットＥが付加
されている。同期信号抽出回路２は入力データ５を受け
て、上記データａ−ｈに同期したビット同期信号６を形
成出力し、また入力データａに同期してフレーム同期信
号７を立ち上げ、フレーム同期ビットＥに同期してフレ
ーム同期信号７立ち下げる。
に入力されて格納されると共に、同期信号抽出回路２に
入力される。同期信号抽出回路２はＰＬＬ回路等を含ん
で構成され、入出力データからビット同期信号６を抽出
する。すなわち、第２図に示す例では、入力データ６は
データａ〜ｈから構成され、データｈの後には入力デー
タ５が終了したことを示すフレーム同期ビットＥが付加
されている。同期信号抽出回路２は入力データ５を受け
て、上記データａ−ｈに同期したビット同期信号６を形
成出力し、また入力データａに同期してフレーム同期信
号７を立ち上げ、フレーム同期ビットＥに同期してフレ
ーム同期信号７立ち下げる。
同期信号抽出回路２から出力されるビット同期信号６は
、疑似フＩノーム同期信号発生回路３とＦＩＦＯメモリ
１に入力される。このうち、ＦＩＦＯメモリ１に入力さ
れるビット同期信号６は、ＦＩＦＯメモリ１の入ツノ側
ポートのクロックとして用いられ、これにより入力デー
タ５の取込みタイミングが指定される。疑似フレーム同
期信号発生回路３は入力されるビット同期信号６を受＋
フで、疑似フレーム同期信号８を形成用ツコする。疑似
フレーム同期信号発生回路３はあらかじめ入力データの
１フレームを構成するビット数を認識しており（第２図
の例では、８ビツト）、最初のビット同期信号に同期し
て疑似フレーム同期信号８を立ち上げ、所定の数のビッ
ト分だけビット同期信号６が入力されたとき疑似フレー
ム同期信号８を立ち下げる。
、疑似フＩノーム同期信号発生回路３とＦＩＦＯメモリ
１に入力される。このうち、ＦＩＦＯメモリ１に入力さ
れるビット同期信号６は、ＦＩＦＯメモリ１の入ツノ側
ポートのクロックとして用いられ、これにより入力デー
タ５の取込みタイミングが指定される。疑似フレーム同
期信号発生回路３は入力されるビット同期信号６を受＋
フで、疑似フレーム同期信号８を形成用ツコする。疑似
フレーム同期信号発生回路３はあらかじめ入力データの
１フレームを構成するビット数を認識しており（第２図
の例では、８ビツト）、最初のビット同期信号に同期し
て疑似フレーム同期信号８を立ち上げ、所定の数のビッ
ト分だけビット同期信号６が入力されたとき疑似フレー
ム同期信号８を立ち下げる。
リセット信号発生回路４は、排他的論理和回路等から構
成され、同期信号抽出回路２から出力されるフレーム同
期信号７と疑似フレーム同期信号発生回路３から出力さ
れた疑似フレーム同期信号８とを比較し、両者が一致し
た場合には正常と判定してリセット信号９を出力せず、
両者が不一致の場合に限って異常と判定してリセット信
号９を出力する回路である。第２図はフレーム同期信号
７と疑似フレーム同期信号８とが完全に一致し、リセッ
ト信号発生回路４がリセット信号９を出力しない例を示
している。この場合には、図示するように、ビット同期
信号６のタイミングでＦＩＦＯメモリ１に格納された入
ツｊデータ５（データａ〜ｈ）は、自局のビット同期信
号１１に同期したタイミングで出力データ１０として読
み出される。
成され、同期信号抽出回路２から出力されるフレーム同
期信号７と疑似フレーム同期信号発生回路３から出力さ
れた疑似フレーム同期信号８とを比較し、両者が一致し
た場合には正常と判定してリセット信号９を出力せず、
両者が不一致の場合に限って異常と判定してリセット信
号９を出力する回路である。第２図はフレーム同期信号
７と疑似フレーム同期信号８とが完全に一致し、リセッ
ト信号発生回路４がリセット信号９を出力しない例を示
している。この場合には、図示するように、ビット同期
信号６のタイミングでＦＩＦＯメモリ１に格納された入
ツｊデータ５（データａ〜ｈ）は、自局のビット同期信
号１１に同期したタイミングで出力データ１０として読
み出される。
すなわち、リセット信号発生回路４は、入力データ（フ
レーム）の同期はずれの有無を検出し、同期はずれが生
じた場合に限って異常と判定してリセット信号９を出力
し、ＦＩＦＯメモリ１と疑似フレーム同期信号発生回路
３をリセットするものである。
レーム）の同期はずれの有無を検出し、同期はずれが生
じた場合に限って異常と判定してリセット信号９を出力
し、ＦＩＦＯメモリ１と疑似フレーム同期信号発生回路
３をリセットするものである。
第３図及び第４図は、同期信号抽出回路２から出力され
るフレーム同期信号７と疑似フレーム同期信号発生回路
３から出力された疑似フレーム同期信号８とを比較した
結果、両者が不一致であり、同期はずれがあると判定さ
れ、リセット信号９が出力された場合を示している。
るフレーム同期信号７と疑似フレーム同期信号発生回路
３から出力された疑似フレーム同期信号８とを比較した
結果、両者が不一致であり、同期はずれがあると判定さ
れ、リセット信号９が出力された場合を示している。
第３図は、同期信号抽出回路２において形成されたビッ
ト同期信号６に欠落（１ビツト）が生じ、その結果疑似
フレーム同期信号８が長くなった場合を示している。こ
の場合には、疑似フレーム同期信号発生回路３はリセッ
ト信号発生回路４から出力されるリセット信号９によっ
てリセットされ、その結果疑似フレーム同期信号８が立
ち下がる。
ト同期信号６に欠落（１ビツト）が生じ、その結果疑似
フレーム同期信号８が長くなった場合を示している。こ
の場合には、疑似フレーム同期信号発生回路３はリセッ
ト信号発生回路４から出力されるリセット信号９によっ
てリセットされ、その結果疑似フレーム同期信号８が立
ち下がる。
第４図は、同期信号抽出回路２において形成されたビッ
ト同期信号６が１ビットだけ多かった場合を示し、その
結果疑似フレーム同期信号８がデータｈのタイミングで
はなく、データｇのタイミングにおいて立ち下がった場
合（疑似フレーム同期信号８が短くなった場合）を示し
ている。
ト同期信号６が１ビットだけ多かった場合を示し、その
結果疑似フレーム同期信号８がデータｈのタイミングで
はなく、データｇのタイミングにおいて立ち下がった場
合（疑似フレーム同期信号８が短くなった場合）を示し
ている。
第３図と第４図に示すように、１フレーム内のビット同
期信号６の数が規定値と異なる場合、フレーム同期信号
７と疑似フレーム同期信号８を比較すると、両信号の立
ち下がりのタイミングが異なってくる。本実施例は、こ
の立ち下がりのタイミングの差をリセット信号発生回路
４によって検出し、リセット信号９をＦＩＦＯメモリ１
に出力し、相手局からの入力信号が再び受信されるまで
ＦＩＦＯメモリ１をリセット状態に保持するものである
。これによって、ＦＩＦＯメモリ１から出力データ１０
として誤ったデータが出力されることが防止される。
期信号６の数が規定値と異なる場合、フレーム同期信号
７と疑似フレーム同期信号８を比較すると、両信号の立
ち下がりのタイミングが異なってくる。本実施例は、こ
の立ち下がりのタイミングの差をリセット信号発生回路
４によって検出し、リセット信号９をＦＩＦＯメモリ１
に出力し、相手局からの入力信号が再び受信されるまで
ＦＩＦＯメモリ１をリセット状態に保持するものである
。これによって、ＦＩＦＯメモリ１から出力データ１０
として誤ったデータが出力されることが防止される。
第３図及び第４図において、次の入力データ５が相手局
から入力されると、同期信号抽出回路２がリセット信号
９を出力し、リット信号発生回路４をリセットする。こ
れによって、リセット信号発生回路４はリセット信号９
を立ち下げる。したがって、ＦＩＦＯメモリ１のリセッ
ト状態が解除され、次の入力データ５の格納が開始され
る。
から入力されると、同期信号抽出回路２がリセット信号
９を出力し、リット信号発生回路４をリセットする。こ
れによって、リセット信号発生回路４はリセット信号９
を立ち下げる。したがって、ＦＩＦＯメモリ１のリセッ
ト状態が解除され、次の入力データ５の格納が開始され
る。
本発明によれば、１ビツトのデータ幅を狭くすることな
く、かつ同期はずれが発生した場合、ＦＩＦＯメモリか
ら誤ったデータが読み出されるのを防止し、上記同期は
ずれを回復することが可能なビット同期回路を提供する
ができる。
く、かつ同期はずれが発生した場合、ＦＩＦＯメモリか
ら誤ったデータが読み出されるのを防止し、上記同期は
ずれを回復することが可能なビット同期回路を提供する
ができる。
第１図は本発明のビット同期回路の一実施例を示すブロ
ック図、第２図及び第３図及び第４図は第１図に示す実
施例の動作例を示すタイムチャートである。 １・・・ＦＩＦＯメモリ、２・・・同期信号抽出回路、
３・・・疑似フレーム同期信号発生回路、４・・・リセ
ット信号発生回路。
ック図、第２図及び第３図及び第４図は第１図に示す実
施例の動作例を示すタイムチャートである。 １・・・ＦＩＦＯメモリ、２・・・同期信号抽出回路、
３・・・疑似フレーム同期信号発生回路、４・・・リセ
ット信号発生回路。
Claims (1)
- 【特許請求の範囲】 １、相手装置からシリアル伝送されたデータを自装置の
ＦＩＦＯメモリに格納し、自装置のビット同期信号に同
期したタイミングでＦＩＦＯメモリから読み出すビット
同期回路において、 送信されたデータを受けて、該データに同期したビット
同期信号と該データのフレームに同期したフレーム同期
信号を形成して出力する同期信号抽出回路と、上記ビッ
ト同期信号を計数し、計数開始から所定のビット数の計
数が終了するまでの期間にわたって疑似フレーム同期信
号を出力する疑似フレーム同期信号発生回路と、上記フ
レーム同期信号と疑似フレーム同期信号とを比較し、両
者が一致しなかった場合にリセット信号をＦＩＦＯメモ
リと疑似フレーム同期信号発生回路に出力するリセット
信号発生回路とから構成されていることを特徴とするビ
ット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110093A JP2802143B2 (ja) | 1990-04-27 | 1990-04-27 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110093A JP2802143B2 (ja) | 1990-04-27 | 1990-04-27 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410725A true JPH0410725A (ja) | 1992-01-14 |
| JP2802143B2 JP2802143B2 (ja) | 1998-09-24 |
Family
ID=14526852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110093A Expired - Fee Related JP2802143B2 (ja) | 1990-04-27 | 1990-04-27 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2802143B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886393A3 (en) * | 1997-06-16 | 2001-08-22 | Nec Corporation | TDMA voice information reading apparatus |
-
1990
- 1990-04-27 JP JP2110093A patent/JP2802143B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886393A3 (en) * | 1997-06-16 | 2001-08-22 | Nec Corporation | TDMA voice information reading apparatus |
| US6522659B2 (en) | 1997-06-16 | 2003-02-18 | Nec Corporation | TDMA voice information reading apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2802143B2 (ja) | 1998-09-24 |
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Legal Events
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