JPH04107614A - 活線挿抜保護方式 - Google Patents
活線挿抜保護方式Info
- Publication number
- JPH04107614A JPH04107614A JP2226150A JP22615090A JPH04107614A JP H04107614 A JPH04107614 A JP H04107614A JP 2226150 A JP2226150 A JP 2226150A JP 22615090 A JP22615090 A JP 22615090A JP H04107614 A JPH04107614 A JP H04107614A
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- JP
- Japan
- Prior art keywords
- control
- signal
- package
- cpu
- extraction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は故障交換等のため装置の電源を投入した町まで
装置からパッケージを抜き挿しく以下活線挿抜と呼ぶ）
するときに装置動作を保護するための活線挿抜保護方式
に関する。
装置からパッケージを抜き挿しく以下活線挿抜と呼ぶ）
するときに装置動作を保護するための活線挿抜保護方式
に関する。
保守交換等で障害パッケージを交換する場合には、該当
装置の電源を切断してから行って障害を復旧するのが通
常である。しかし、データ伝送装置等２４時間稼働を行
う必要のある装置では冗長回路により障害パッケージを
機能的に分離することができ、その後、障害パッケージ
を交換する。
装置の電源を切断してから行って障害を復旧するのが通
常である。しかし、データ伝送装置等２４時間稼働を行
う必要のある装置では冗長回路により障害パッケージを
機能的に分離することができ、その後、障害パッケージ
を交換する。
このような装置では、装置の電源を切断せずに陣。
害パッケージの交換を行う必要がある。
活線挿抜を考慮し、従来のデータ伝送装置では、装置内
のパッケージ間のインタフェースを隣合ったパッケージ
のみの接続となるようにし、活線挿抜による他のパッケ
ージへの影響が少ないようなインタフェースとしていた
。
のパッケージ間のインタフェースを隣合ったパッケージ
のみの接続となるようにし、活線挿抜による他のパッケ
ージへの影響が少ないようなインタフェースとしていた
。
ところが、近年のマイクロコンピュータの普及により、
データ伝送装置のシステム制御をＣＰＵによるプログラ
ム制御で行うようになってきた。
データ伝送装置のシステム制御をＣＰＵによるプログラ
ム制御で行うようになってきた。
そのため、パッケージ間インタフェースにノくス接続が
使用されるようになり、活線挿抜によるノ（スアクセス
の誤動作が問題になってきた。
使用されるようになり、活線挿抜によるノ（スアクセス
の誤動作が問題になってきた。
従来のデータ伝送装置では、ＣＰＵがバスインタフェー
スを使用して装置内パッケージへのアクセスを行ってい
る間に活線挿抜が行われると、該当パッケージの誤動作
や、制御バスに接続された他のパッケージの誤動作、あ
るいはＣＰＵ自身の暴走等を引き起こすことがある。
スを使用して装置内パッケージへのアクセスを行ってい
る間に活線挿抜が行われると、該当パッケージの誤動作
や、制御バスに接続された他のパッケージの誤動作、あ
るいはＣＰＵ自身の暴走等を引き起こすことがある。
本発明の活線挿抜保護方式は、ＣＰＵによって制御され
るデータ伝送装置の活線挿抜保護方式において、バック
ボードと、システム制御パッケージと、装置内パッケー
ジとから構成され、前記バックボードは挿抜制御信号、
制御禁止信号とシステム制御バスとを備え、前記システ
ム制御パッケージは前記挿抜制御信号からパッケージの
挿抜を検出する挿抜検出回路、前記挿抜検出信号により
前記ＣＰＵの制御バスアクセスを禁止するＣＰＵホール
ド制御回路、前記ＣＰＵホールド時に前記バックボード
からの前記システム制御バスによる制御命令を無効とす
る信号を出力する制御禁止信号出力回路を備え、前記装
置内パッケージは該当パッケージが前記バックボードか
ら抜み挿しされた時前記挿抜制御信号にこのパッケージ
の挿抜状態を出力する挿抜信号生成回路、前記制御禁止
信号により前記システム制御バスによる制御命令を禁止
する制御命令デコーダ、長尺端子と短尺端子を有するバ
スコネクタを備えることを特徴とする。
るデータ伝送装置の活線挿抜保護方式において、バック
ボードと、システム制御パッケージと、装置内パッケー
ジとから構成され、前記バックボードは挿抜制御信号、
制御禁止信号とシステム制御バスとを備え、前記システ
ム制御パッケージは前記挿抜制御信号からパッケージの
挿抜を検出する挿抜検出回路、前記挿抜検出信号により
前記ＣＰＵの制御バスアクセスを禁止するＣＰＵホール
ド制御回路、前記ＣＰＵホールド時に前記バックボード
からの前記システム制御バスによる制御命令を無効とす
る信号を出力する制御禁止信号出力回路を備え、前記装
置内パッケージは該当パッケージが前記バックボードか
ら抜み挿しされた時前記挿抜制御信号にこのパッケージ
の挿抜状態を出力する挿抜信号生成回路、前記制御禁止
信号により前記システム制御バスによる制御命令を禁止
する制御命令デコーダ、長尺端子と短尺端子を有するバ
スコネクタを備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例におけるＣＰＵを内蔵するシ
ステム制御パッケージとバックボードとのブロック図、
第２図は本発明の一実施例におけるバックボードに接続
される装置内パッケージの回路ブロック図、第３図は本
発明の一実施例におけるパッケージに使用される長尺端
子、短尺端子を有するコネクタの部分断面図である。ま
た第４図は本発明の一実施例における回路動作の一例を
説明するタイミングチャートである。
ステム制御パッケージとバックボードとのブロック図、
第２図は本発明の一実施例におけるバックボードに接続
される装置内パッケージの回路ブロック図、第３図は本
発明の一実施例におけるパッケージに使用される長尺端
子、短尺端子を有するコネクタの部分断面図である。ま
た第４図は本発明の一実施例における回路動作の一例を
説明するタイミングチャートである。
まず、第１図から第３図までの各構成要素について説明
する。
する。
装置内の各制御パッケージはバックボード８のシステム
制御バス１３を介してシステム制御パッケージ１のＣＰ
Ｕ６によって制御される。
制御バス１３を介してシステム制御パッケージ１のＣＰ
Ｕ６によって制御される。
第１図に示すシステム制御パッケージｌにおいて、ＣＰ
Ｕ６は制御プログラムに従い、バックボード８のバスコ
ネクタ７−１〜７−４に接続された装置内の各パッケー
ジを制御している。ＣＰＵ６に直接接続される内部制御
バス１６は制御バスバッファ５を介してバックボード８
のシステム制御バス１３に接続される。バックボード８
はシステム制御バス１３をシステム制御パッケージ１と
装置内の各パッケージとの間で接続するもので、バス信
号とバスコネクタ７−１〜７−４で構成されている。
Ｕ６は制御プログラムに従い、バックボード８のバスコ
ネクタ７−１〜７−４に接続された装置内の各パッケー
ジを制御している。ＣＰＵ６に直接接続される内部制御
バス１６は制御バスバッファ５を介してバックボード８
のシステム制御バス１３に接続される。バックボード８
はシステム制御バス１３をシステム制御パッケージ１と
装置内の各パッケージとの間で接続するもので、バス信
号とバスコネクタ７−１〜７−４で構成されている。
挿抜検出回路２は挿抜制御バスの中の挿抜信号９を検出
して挿抜検出信号１４をＣＰＵホールド制御回路３に出
力する。これによりＣＰＵホールド制御回路３は、挿抜
検出信号１４がアクティブの間、ＣＰＵホールド信号１
５によってＣＰＵ６に対しシステム制御バス１３へのア
クセスを禁止し、ＣＰＵ６はホールドモードとなる。
して挿抜検出信号１４をＣＰＵホールド制御回路３に出
力する。これによりＣＰＵホールド制御回路３は、挿抜
検出信号１４がアクティブの間、ＣＰＵホールド信号１
５によってＣＰＵ６に対しシステム制御バス１３へのア
クセスを禁止し、ＣＰＵ６はホールドモードとなる。
同時に、ホールドモードの間、ＣＰＵ６はバックボード
８に接続されている全パッケージに対し、システム制御
バス１３からの制御命令を無視させるための制御禁止信
号１２を制御禁止信号出力回路４から出力させる。
８に接続されている全パッケージに対し、システム制御
バス１３からの制御命令を無視させるための制御禁止信
号１２を制御禁止信号出力回路４から出力させる。
第２図に示す制御パッケージ１７において、制御命令デ
コーダ１９は制御禁止信号１２がインアクティブの時、
システム制御バス１３からの制御命令をデコードしてボ
ード内の制御信号２０を生成する。
コーダ１９は制御禁止信号１２がインアクティブの時、
システム制御バス１３からの制御命令をデコードしてボ
ード内の制御信号２０を生成する。
第３図に示す構造のバスコネクタ７の短尺端子Ａと長尺
端子Ｂとを挿抜制御バスに使用する。挿抜信号生成回路
１８はこれらの端子間の接触時間差を利用して該当パッ
ケージのバックボード８との挿入および抜去の各操作時
に、挿抜信号９を生成する。
端子Ｂとを挿抜制御バスに使用する。挿抜信号生成回路
１８はこれらの端子間の接触時間差を利用して該当パッ
ケージのバックボード８との挿入および抜去の各操作時
に、挿抜信号９を生成する。
上記で説明した構成要素は第４図に示したタイミングチ
ャートによって動作する。
ャートによって動作する。
いま、制御パッケージ１７の電源が投入されたままで引
き抜く動作について第４図のタイミングに従って説明す
る。
き抜く動作について第４図のタイミングに従って説明す
る。
抜去操作が始まると、第３図に示すコネクタ構造により
、まずａ点でバスコネクタの短尺端子Ａの信号がオーブ
ンとなる。さらに引き抜かれると５点で長尺端子Ｂもオ
ープンとなる。挿抜信号生成回路１８は、第２図に示す
ように短尺端子ＡにＧ１１０を、長尺端子Ｂに挿抜信号
９とＧ２１１とを割り当てておくことにより、通常時、
トランジスタＱはベース電流が０１端子を介してグラン
ドに接続されることによりカットオフし、挿抜信号９を
ハイレベルに保つ、ａ点でベース電流が抵抗Ｒ２を介し
て供給されると、トランジスタＱをオンし挿抜信号９を
ローレベルとする。さらに５点で挿抜信号９が制御パッ
ケージ１７から抜かれると、バックボード８の挿抜信号
は再びハイレベルとなる。
、まずａ点でバスコネクタの短尺端子Ａの信号がオーブ
ンとなる。さらに引き抜かれると５点で長尺端子Ｂもオ
ープンとなる。挿抜信号生成回路１８は、第２図に示す
ように短尺端子ＡにＧ１１０を、長尺端子Ｂに挿抜信号
９とＧ２１１とを割り当てておくことにより、通常時、
トランジスタＱはベース電流が０１端子を介してグラン
ドに接続されることによりカットオフし、挿抜信号９を
ハイレベルに保つ、ａ点でベース電流が抵抗Ｒ２を介し
て供給されると、トランジスタＱをオンし挿抜信号９を
ローレベルとする。さらに５点で挿抜信号９が制御パッ
ケージ１７から抜かれると、バックボード８の挿抜信号
は再びハイレベルとなる。
ａ点で挿抜信号９がローレベルとなると、バックボード
８を介してシステム制御パッケージ１の挿抜検出回路２
が検出し、挿抜検出信号１４を出力してＣＰＵホールド
制御回路３をアクティブとする。これを受けてＣＰＵ７
はホールドモードとなり、システム制御バス１３へのア
クセスを停止すると共に制御禁止信号１２を出力する。
８を介してシステム制御パッケージ１の挿抜検出回路２
が検出し、挿抜検出信号１４を出力してＣＰＵホールド
制御回路３をアクティブとする。これを受けてＣＰＵ７
はホールドモードとなり、システム制御バス１３へのア
クセスを停止すると共に制御禁止信号１２を出力する。
各制御パッケージは、制御禁止信号１２がアクティブの
期間はシステム制御バス１３がらのアクセスを無視し、
抜去操作期間の誤動作を防止する。
期間はシステム制御バス１３がらのアクセスを無視し、
抜去操作期間の誤動作を防止する。
５点で挿抜信号９が再びハイレベルとなると、ＣＰＵホ
ールド制御回路３はコネクタが完全に抜かれる時間（Ｔ
時間）を待ってからホールドモードを解除して通常動作
に復帰する。
ールド制御回路３はコネクタが完全に抜かれる時間（Ｔ
時間）を待ってからホールドモードを解除して通常動作
に復帰する。
次に、パッケージの電源が投入されたままで挿入される
操作について考える。
操作について考える。
挿入操作が開始されると、０点で制御パッケージ１７の
挿抜信号とＧ２１１が挿抜制御バスと接続される。この
時点で、短尺端子ＡであるＧ１１０はまだ挿抜制御バス
と接続されていないため、トランジスタＱのベース電流
が挿抜信号９から供給され、トランジスタＱが導通状態
となり挿抜信号９がローレベルとなる。その後の制御バ
スアクセスの保護動作は制御パッケージの抜去動作と同
一である。
挿抜信号とＧ２１１が挿抜制御バスと接続される。この
時点で、短尺端子ＡであるＧ１１０はまだ挿抜制御バス
と接続されていないため、トランジスタＱのベース電流
が挿抜信号９から供給され、トランジスタＱが導通状態
となり挿抜信号９がローレベルとなる。その後の制御バ
スアクセスの保護動作は制御パッケージの抜去動作と同
一である。
以上の説明で使用した挿抜信号生成回路１８は一実施例
であり本発明の実現手段を制限するものではない。また
、制御パッケージとバックボードのコネクタの長尺端子
と短尺端子の構造も一例を示したものであり本発明の実
現手段を制限するものではない。挿抜制御バス以外のバ
ス信号の端子は長尺端子Ｂ、短尺端子Ａあるいはこれら
の中間共の端子Ｃ，Ｄのいずれでもよい。
であり本発明の実現手段を制限するものではない。また
、制御パッケージとバックボードのコネクタの長尺端子
と短尺端子の構造も一例を示したものであり本発明の実
現手段を制限するものではない。挿抜制御バス以外のバ
ス信号の端子は長尺端子Ｂ、短尺端子Ａあるいはこれら
の中間共の端子Ｃ，Ｄのいずれでもよい。
以上説明したように本発明によれば、活線挿抜時におけ
るシステム制御バスの誤動作による装置内パッケージの
動作異常を保護することができ、フォールトトレラント
なデータ伝送装置等のシステム制御をＣＰｔＪ制御バス
で行うことが可能となるという効果がある。
るシステム制御バスの誤動作による装置内パッケージの
動作異常を保護することができ、フォールトトレラント
なデータ伝送装置等のシステム制御をＣＰｔＪ制御バス
で行うことが可能となるという効果がある。
第１図は本発明の一実施例におけるＣＰＵを内蔵するシ
ステム制御パッケージとバックボードとのブロック図、
第２図は本発明の一実施例におけるバックボードに接続
される装置内パッケージのブロック図、第３図は本発明
の一実施例におけるパッケージに使用される長尺端子、
短尺端子を有するコネクタの構造図、第４図は本発明の
一実施例における回路動作の一例を説明するタイミング
チャートである。 １・・・システム制御パッケージ、２・・・挿抜検出回
路、３・・・ＣＰＵホールド制御回路、４・・・制御禁
止信号出力回路、５・・・制御バスバッファ、６・・・
ＣＰＵ、７．７−１〜７−４・・・バスコネクタ、８・
・・バックボード、９・・・挿抜信号、１０・・・Ｇ１
．１１・・・Ｇ２．１２・・・制御禁止信号、１３・・
・システム制御バス、１４・・・挿抜検出信号、１５・
・・ＣＰＵホールド信号、１６・・・内部制御バス、１
７・・・制御パッケージ、１８・・・挿抜信号生成回路
、１９・・・制御命令デコーダ、２０・・・制御信号、
Ａ・・・短尺端子、Ｂ・・・長尺端子、Ｃ，Ｄ・・・中
間長端子。
ステム制御パッケージとバックボードとのブロック図、
第２図は本発明の一実施例におけるバックボードに接続
される装置内パッケージのブロック図、第３図は本発明
の一実施例におけるパッケージに使用される長尺端子、
短尺端子を有するコネクタの構造図、第４図は本発明の
一実施例における回路動作の一例を説明するタイミング
チャートである。 １・・・システム制御パッケージ、２・・・挿抜検出回
路、３・・・ＣＰＵホールド制御回路、４・・・制御禁
止信号出力回路、５・・・制御バスバッファ、６・・・
ＣＰＵ、７．７−１〜７−４・・・バスコネクタ、８・
・・バックボード、９・・・挿抜信号、１０・・・Ｇ１
．１１・・・Ｇ２．１２・・・制御禁止信号、１３・・
・システム制御バス、１４・・・挿抜検出信号、１５・
・・ＣＰＵホールド信号、１６・・・内部制御バス、１
７・・・制御パッケージ、１８・・・挿抜信号生成回路
、１９・・・制御命令デコーダ、２０・・・制御信号、
Ａ・・・短尺端子、Ｂ・・・長尺端子、Ｃ，Ｄ・・・中
間長端子。
Claims (1)
- ＣＰＵによって制御されるデータ伝送装置の活線挿抜
保護方式において、バックボードと、システム制御パッ
ケージと、装置内パッケージとから構成され、前記バッ
クボードは挿抜制御信号、制御禁止信号とシステム制御
バスとを備え、前記システム制御パッケージは前記挿抜
制御信号からパッケージの挿抜を検出する挿抜検出回路
、前記挿抜検出信号により前記ＣＰＵの制御バスアクセ
スを禁止するＣＰＵホールド制御回路、前記ＣＰＵホー
ルド時に前記バックボードからの前記システム制御バス
による制御命令を無効とする信号を出力する制御禁止信
号出力回路を備え、前記装置内パッケージは該当パッケ
ージが前記バックボードから抜み挿しされた時前記挿抜
制御信号にこのパッケージの挿抜状態を出力する挿抜信
号生成回路、前記制御禁止信号により前記システム制御
バスによる制御命令を禁止する制御命令デコーダ、長尺
端子と短尺端子を有するバスコネクタを備えることを特
徴とする活線挿抜保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226150A JPH04107614A (ja) | 1990-08-28 | 1990-08-28 | 活線挿抜保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2226150A JPH04107614A (ja) | 1990-08-28 | 1990-08-28 | 活線挿抜保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107614A true JPH04107614A (ja) | 1992-04-09 |
Family
ID=16840645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2226150A Pending JPH04107614A (ja) | 1990-08-28 | 1990-08-28 | 活線挿抜保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107614A (ja) |
-
1990
- 1990-08-28 JP JP2226150A patent/JPH04107614A/ja active Pending
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