JPH04107632A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヤイクロプロクラム制御動作を行なう情報処理
装置に関する。

〔従来の技術〕

パイプライン構成を有しマイクロプログラム制御動作を
行なう従来のマイクロプロセッサ等の情報処理装置は、
バスを介して接続された主記憶装置内のストリングデー
タにアクセスする場合、バス幅の制約によりそのストリ
ングデータの全てを一回のバス転送により完了できない
ときには、複数回のバス転送を実行し、このバス転送を
所定の回数だけ実行したか否かをマイクロプログラムで
判断している。

従来の情報処理装置を使用した動作の一例を第４図、第
５図、第６図（Ａ）および第６図（Ｂ）を参照して説明
する。

第４図はアクセスされるストリングデータを示しており
、ストリングデータＳは、１回目の読込みデータＸと、
２回目の読込みデータｙと、３回目の読込みデータ２と
からなる。ここで、１回のアクセス幅は４バイトとする
。第５図は第４図の主記憶装置内のストリングデータＳ
をアクセスするときの動作を示す流れ図である。第６図
（Ａ）および第６図（Ｂ）は第５図の流れ図で示す動作
に従った従来の情報処理装置のパイプラインの各ステー
ジ、すなわち、フェッチステーノ、テコ−ドステージ、
アドレス計算実行ステージ、バスアクセスステージおよ
び演算実行ステージの処理の流れを示す。ここではスト
リングデータＳの読込みについてのみ説明する。

まず、時刻ｔ。に、カウンタにストリングデータ長“９
”を設定するためのマイクロ命令ｉがフェッチステージ
のフェッチサイクルｆ１で制御記憶部から取り出される
。続いて、時刻ｔ１に、テフードステーシのデコードサ
イクルｄ１で命令２が解読（デコード）されるとともに
、ストリングデータを読み込むためのマイクロ命令１１
がフェッチサイクルｆ　ＩＩで制御記憶部から取り出さ
れる。

次に、時刻ｔ２に、命令ｊのテコード結果に基づいてア
ドレス計３！　実行ステージのアドレス計算実行サイク
ルａ＋でカウンタにストリングデータ長゛′９″が設定
される（第５図ステップ５Ａ）。このとき、さらに、デ
コードサイクルｄ、で命令１１がデコートされるととも
に、ストリングデータを全て読み込んだか否かを判断す
るための分岐マイクロ命令■がフェッチサイクルｆつで
制御記憶部から取り出される。さらに、時刻ｔ３に、命
令ｌｌのデコート結果に基づいてアドレス計算実行サイ
クルａ、でデータアドレス“１０１”が生成される。

このとき、さらに、デコードサイクルｄｌＩｌで命令■
がデコートされるとともにマイクロ命令Ｖがフェッチサ
イクルｆ、で制御記憶部から取り出される。続いて、時
刻ｔ、に、バスアクセスステージのバスアクセスサイク
ルＢｕ、て４バイト分ストリンクテータを読み込む（ス
テップ５Ｂ）とともに、命令田のテコード結果に基づい
てアドレス計算実行サイクルａ□で読込み終了か否かを
判断する。

この場合、ストリングデータはまた５バイト残ってυ・
るので読込み継続と判断し、命令ｉｖへ分岐する（ステ
ップ５Ｃ）。次に、時刻も、に、演算実行ステージの演
算実行サイクルｅ１で演算が実行されるとともに、カウ
ンタの内容を゛″４″４″減算めのマイクロ命令１■が
フェッチサイクルｆ６て制御記憶部から取り出される。

すなわち、マイクロ命令フェッチステージのフェッチサ
イクルｆｖテフートされるとともに、マイクロ命令ｊ１
がフェッチサイクルｆ、で制御記憶部から取り出される
。続いて、時刻ｔ７に、命令ｉｖのデコート結果に基づ
いてアドレス計算実行サイクルａｌＶでカウンタの内容
が“９″から“５“に減算される（ステップ５Ｄ）。同
時に、デコートサイクル（］　ＩＩで命令１１がデコー
トされるとともにマイクロ命令市がフェッチサイクルｆ
ＩＩｌで制御記憶部から取り出される。以上ストリング
データを全て読み終わるまで命令ｉｌ、命令街、命令Ｉ
Ｖが繰り返され、読込み終了と判断されたとき命令Ｖに
進む。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置は、ストリングデータを読
み込む場合、ストリングデータを全て読み終えたか否か
をマイクロ命令により判断するため、条件分岐命令によ
り分岐が行われると、先取りされた２つのマイクロ命令
か不要となり、この結果、新たに分岐先のマイクロ命令
の取出しが必要となるので、ストリングデータのアクセ
フ、時間の増長が生じるという欠点がある。

本発明の目的は上記問題を解決する情報処理装置を提供
することにある。

〔課題を解決するための手段〕

本発明の情報処理装置は、予め定めた時間の経過毎に制
御記憶部からマイクロ命令を読ゐ出す読出し手段と、前
記予め定めた時間だけ前に前記読み出し手段により読み
出された前記マイクロ命令を解読して制御信号群を生成
する解読手段と、ストリングデータ転送用マイクロ命令
の解読の結果得られる前記制御信号群の少なくとも一部
に基づいて指定される総データ転送量と一回のバスデー
タ転送により転送できる予め定めたバスデータ転送量と
を比較し前記総データ転送量が前記バスデータ転送量よ
り大きい場合には前記取り出し手段および前記解読手段
の動作を停止させると２もに前記総データ転送量分のデ
ータをバス転送するのに必要な回数だけバス転送指示を
前記予め定めた時間の間隔をおいて出力する転送制御手
段と、データを一時的に格納するための格納手段と、前
記バス転送指示に応答して記憶装置と前記格納手段との
間でバスを介してデータ転送を行うバス制御手段とを備
えている。

〔実施例〕

次に本発明について図面を参照して詳細に説明する。

第１図を参照すると、本発明の一実施例のマイクロプロ
セッサ２０は、マイクロ命令レジスターと、マイクロ命
令デコーダ２と、パイプラインレジスタ３と、ストリン
グアクセスフラフ部４と、減算カウンタ５と、ストリン
ク処理判定部６と、アドレス生成部７７，７Ｆレスレジ
スタ８と、フログラムカダイ９と、パイプライン制御部
１０と、バスツクセス制御部１１と、リートチータレシ
スター２と、ライトデータレジスター３と、汎用レジス
タポインタ部１４と、複数の汎用レジスタを有スる汎用
レジスタ群１５と、バスアクセス信号生成部１６と、レ
ジスター７．１８およびＩ９とから構成される。各構成
要素にはクロック信号が供給され、これにより各要素は
同期動作する。レジスタ１７．１８および１９の内容は
捻れそれクロック信号に同期してパイプラインレジスタ
３゜レジスタ１７および１８の内容により更新される。

次に本実施例の動作に、ついて第１図から第４図を参照
して説明する。

第２図は第４図の主記憶装置に格納されたストリングデ
ータＳをアク七スするときの動作ヲ示ス流れ図である。

第３図は第２図の流れ図で示す動作に従ったマイクロプ
ロセッサ２０のパイプラインの各ステージ、すなわち、
フェッチステージ。

テコートステーシ、アドレス計算実行ステージ。

バスアクセスステージおよび演算実行ステージの処理の
流れを示す。ここでは、ストリングデータの読み込みに
ついてのみ説明する。

まず、カウンタ５にストリングデータ長°“９パを設定
するためのマイクロ命令Ｉ。がフェッチステージのフェ
ッチサイクルｆＱで制御記憶部（図示せず）から取り出
され、時刻ｔ０に、マイクロ命令レジスタ１に格納され
る。続いて、テコートステーシのテコードサイクルｄ。

で命令Ｉ０はマイクロ命令デコーダ２によりテコードさ
れ、時刻ｔｌに、このデコード結果が制御コマンドとし
てパイプラインレジスタ３に格納される。このとき、同
時に、ストリングデータを読み込むためのマイクロ命令
１１がフェッチサイクルｆ、で制御記憶部から取／）圧
され、時刻ｔ１に、マイクロ命令レジスタｌに格納され
る。同時刻ｔ１に、さらに、パイプラインレジスタ３の
内容がレジスタ１７に格納すれる。次に２時刻ｔ２に、
パイプラインレジスタ３の内容がレジスタ１７に格納さ
れたあと、アドレス計算実行ステージのアドレス計算実
行サイクルａＯてレジスタ１７内の制御コマンドの一部
がカウンタ５に与えられ、この結果、カウンタ５にスト
リングデータ長“９パが設定される（第２図ステップ２
Ａ）。同時に、命令１１はテコードサイクルｄ１てマイ
クロ命令デフータ２によりテコートされ、時刻ｔ２に、
二のデコード結果がパイプラインレジスタ３に制御コマ
ンドとして格納されるとともに、次のマイクロ命令がフ
ェッチサイクルｆ２で制御記憶部から取り出され、時刻
ｔ２に、マイクロ命令レジスタ１に格納される。ここで
、パイブラインレジスタ３に格納されたコマンドはＯＮ
状態のストリングアクセスフラグ部４を含む。続いて、
時刻ｔ３に、パイプラインレジスタ３の内容がレジスタ
１７に格納されたあと、アドレス計算実行サイクルａ１
で、レジスタ１７に格納された制御コマンドに基づいて
データアドレス“１０１”がアドレス生成部７にて生成
さり、７ドレスレジスタ８に設定される。同時に、次の
マイクロ命令はデコードサイクルｄ２でマイクロ命令デ
コーダ２によりデコードされ、時刻ｔ３に、トのテコー
ド結果がパイプラインレジスタ３に制御コマンドとして
格納されるとともに、次々回のマイクロ命令がフェッチ
サイクルｆ３で制御記憶部から取り出され、時刻ｔ３に
、マイクロ命令レジスタ１に格納される。ここで、スト
リンク処理判定部６は、カウンタ５の内容が“９”であ
りかつストリンクアクセスフラグ部４がＯＮ状態である
ことから、今回のアクセスだけてはストリングデータの
全てを読み出せないと判断し、パイプライン制御部］０
にフェッチステージとテコーＦステージでの動作を停止
させるよう指示する。すなわち、パイプラインレジスタ
３．プログラムカウンタ９およびマイクロ命令レジスタ
１の内容の更新が止められ、この結果、フェッチサイク
ルｆ、およびデコードサイクルｄ２は先送りとなる。た
だし、カウンタ５の内容は“９”から“５″に、今回読
み出される４バイト分に相当する４″だけ減算される。

さらに、時刻ｔ４では、レジスタ１７の内容がレジスタ
１８に格納され、レジスタ１７の内容に基ツいて、バス
アクセスステージのバスアクセスサイクルＢ）でバスア
クセスが行われる。すなわち、バスアクセス制御部１１
からの指示でバスアクセス信号生成部１６においてバス
アクセスに必要な外部制御部信号が生成・出力されると
ともに、読み込まれたデータＸがり−Ｆテデーレシスタ
１２に格納される。同時に、アドレス計算実行サイクル
ａ、゛でアドレスが４バイト加算されて“１０５“とな
り、時刻ｔ、に、アドレスレジスタ８に格納される。こ
こで、ストリンク処理判定部６は、カウンタ５の内容が
Ｓ′“てありかつストリンクアクセスフラグ部４がＯＮ
状態であることから、次回もストリングデータのアクセ
スが必要と判断し、パイプライン制御部ｌＯにフェッチ
ステージとテコードステーシの動作の停止を継続させる
よう指示する。ただし、カウンタ５の内容は°゛５”か
ら１”に今回読み出される４バイト分に相当する“４”
だけ減算される。次に、時刻ｔ５では、レジスタ１８の
内容がレジスタ１９に格納され、レジスタ１８の内容に
基づいて、演算実行ステージの演算実行サイクルｅ１で
リードデータＸが汎用レジスタ群１５に転送され、汎用
レジスタポインタ部１４の内容が更新される。このとき
、同時に、レジスタ１８の内容に基づいて、バスアクセ
スサイクルＢｌ′でバスアクセスが行われ、読み込まれ
たデータｙがリートデータレソスタ１２に格納されると
ともに、アドレス計）Ｅ［行サイクルａ１″でアドレス
が４バイト加算されて’１０９’“となり、時刻ｔ５に
、アドレスレジスタ８に格納される。ここで、ストリン
ク処理判定部６はカウンタ５の内容が１”でありかつア
ドレス″１０９”の最下位２ヒントの値が“０１”なの
で残りのストリングデータが次のフロックアドレスにま
たがって存在しないことから、次回でアクセス終了とな
ることを判定しパイプライン制御部１０にフェッチステ
ージとテフート′ステージでの動作の停止を解除するよ
う指示する。すなわち、パイプラインレジスタ３．プロ
クラムカウンタ９およびマイクロ命令レジスタ１の内容
が更新され、このためフェッチサイクルｆ、およびデコ
ードサイクルｄ２は終了し、通常のパイプライン処理動
作に戻り、ストリンクアクセスフラグ部４はＯＦＦ状態
になる。続いて、時刻ｔ、では、レジスタ）９の内容に
基づいて、演算実行サイクルｅユてリートデータｙが汎
用レノスタ群１５に転送され、汎用レジスタポインタ部
１４の内容が更新される。同時に、レジスタ］９の内容
に基づいて、バスアクセスサイクルＢ、″でバスアクセ
スが行われ、読み込まれたデータｌがリートデータレシ
スタ１２に格納される。さらに、時刻ｔ７では、演算実
行サイクルｅ１″でリートデータＺが汎用しジスタ群１
５に転送され、汎用レジスタポインタ部１４の内容が更
新される。従って、ストリングデータＳを含むデータｘ
、ｙおよびｔの読込みが終了することになる（ステップ
２Ｂ）。

〔発明の効果〕

以上説明したように、本発明には、ストリングデータへ
のアクセス時に該アクセスの完了を条件分岐マイクロ命
令を使用せずに行えるようにしであるため前記ストリン
グデータへのアクセス時間の短縮を達成できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の〜実施例を示す図、第２図は第４図の
主記憶装置に格納されたストリングデータＳをアクセス
するときの動作を示す流れ図、第３図は第２図の流れ図
で示す動作に従った本実施例のパイプライン処理の流れ
を示す図、第４図はアクセスされるストリングデータを
示す図、第５図は第４図の主記憶装置に格納されたスト
リングデータＳをアクセスするときの動作を示す従来例
の流れ図、第６図（Ａ）および第６図（Ｂ）は第５図の
流れ図で示す動作に従った従来例のパイプライン処理の
流れを示す図である。 １・・・・・・マイクロ命令レジスタ、２・・・・・・
マイクロ命令デコーダ、３・・・・・・パイプラインレ
ジスタ、４・・・・・・ストリングアクセスフラグ部、
５・・・・・・減算カウンタ、６・・・・・・ストリン
グ処理判定部、７・・・・・・アドレス生成部、８・・
・・・・アドレスレジスタ、９・・・・フログラムカウ
ンタ、１０・・・・・パイプライン制御Ｌ１１・・・・
・・バスアクセス制御Ｌ　　１２・・・・リードデータ
レジスタ、１３・・・・・・ライトデータレシスタ、１
４・・・・・・汎用レジスタポインタ部、１５・・・・
・・汎用レジスタ群、１６・・・・バスアクセス信号生
成部、１７・・・・・・レジスタ、１８・　・レジスタ
、１９・・・・・・レジスタ、２０・・・・・・マイク
ロプロセッサ。 代理人　弁理士　　内　原　　　晋 ”２１）−ｅ；７　ｔ：ｌ　’７’ｄ雫、夕す享 ノ 閃

Claims (1)

1. 【特許請求の範囲】 　データを格納するための記憶装置とバスを介して接続
   されかつマイクロプログラム制御動作を行なう情報処理
   装置において、 予め定めた時間の経過毎に前記マイクロプログラムが格
   納された制御記憶部からマイクロ命令を読み出す読出し
   手段と、 前記予め定めた時間だけ前に前記読出し手段により読み
   出された前記マイクロ命令を解読して制御信号群を生成
   する解読手段と、 ストリングデータ転送用マイクロ命令の解読の結果得ら
   れる前記制御信号群の少なくとも一部に基づいて指定さ
   れる総データ転送量と一回のバスデータ転送により転送
   できる予め定めたバスデータ転送量とを比較し前記総デ
   ータ転送量が前記バスデータ転送量より大きい場合には
   前記読出し手段および前記解読手段の動作を停止させる
   とともに前記総データ転送量分のデータをバス転送する
   のに必要な回数だけバス転送指示を前記予め定めた時間
   の間隔をおいて出力する転送制御手段と、前記データを
   一時的に格納するための格納手段と、前記バス転送指示
   に応答して前記記憶装置と前記格納手段との間で前記バ
   スを介してデータ転送を行うバス制御手段とを含むこと
   を特徴とする情報処理装置。