JPH04108213A - 同期クロック発生回路 - Google Patents
同期クロック発生回路Info
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- JPH04108213A JPH04108213A JP22737990A JP22737990A JPH04108213A JP H04108213 A JPH04108213 A JP H04108213A JP 22737990 A JP22737990 A JP 22737990A JP 22737990 A JP22737990 A JP 22737990A JP H04108213 A JPH04108213 A JP H04108213A
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、基準クロック入力信号を外部からの非同期
入力信号に同期させて同期クロフッとして出力する同期
クロック発生回路に関するものである。
入力信号に同期させて同期クロフッとして出力する同期
クロック発生回路に関するものである。
第４図は従来の同期クロック発生回路を示すブロック図
である。同図に示すように、非同期のトリガ信号を人力
する非同期信号入力端子１がら非同期信号Ｓ１がカウン
タ７１の一方の人力に与えられており、カラ／り７１の
出力である分周イネーブル信号５７１か分間器７２に与
えられている。
である。同図に示すように、非同期のトリガ信号を人力
する非同期信号入力端子１がら非同期信号Ｓ１がカウン
タ７１の一方の人力に与えられており、カラ／り７１の
出力である分周イネーブル信号５７１か分間器７２に与
えられている。
また、高周波クロック発生回路７ｏの出力である高周波
クーロツク信号Ｓ７０がカウンタ７１の他方の人力と分
周器７２の他方の入力に与えられており、分周器７２の
出力である同期クロック信号Ｓ５が同期クロック出ツノ
端子５に与えられている。
クーロツク信号Ｓ７０がカウンタ７１の他方の人力と分
周器７２の他方の入力に与えられており、分周器７２の
出力である同期クロック信号Ｓ５が同期クロック出ツノ
端子５に与えられている。
なお、高周波クロック信号５７０の周波数は同期クロッ
ク信号Ｓ５の周波数に比べて高い周波数である。
ク信号Ｓ５の周波数に比べて高い周波数である。
次に動作について説明する。第５図は従来の同期クロッ
ク発生回路の動作を示すタイムチャートである。同図に
示すように、カウンタ７１は非同期信号入力端子１から
の非同期信号Ｓ１のトリガを検出すると高周波クロック
発生回路７０の出力である高周波クロック信号Ｓ７０の
カウントを開始する。カウント数が一定数（本実施例で
は３）に達するとカウンタ７１は分周器７２に対して分
周イネーブル信号５７１を出力する。分周イネーブル信
号５７１により、分周器７２は高周波クロック信号Ｓ７
０を定められた分周比（本実施例では４）で分局をして
同期クロック信号Ｓ５として同期クロック出力端子５か
ら出力する。
ク発生回路の動作を示すタイムチャートである。同図に
示すように、カウンタ７１は非同期信号入力端子１から
の非同期信号Ｓ１のトリガを検出すると高周波クロック
発生回路７０の出力である高周波クロック信号Ｓ７０の
カウントを開始する。カウント数が一定数（本実施例で
は３）に達するとカウンタ７１は分周器７２に対して分
周イネーブル信号５７１を出力する。分周イネーブル信
号５７１により、分周器７２は高周波クロック信号Ｓ７
０を定められた分周比（本実施例では４）で分局をして
同期クロック信号Ｓ５として同期クロック出力端子５か
ら出力する。
この従来回路では非同期信号Ｓ１のトリガ入力の立ち下
がりが第５図の破線で示した範囲で変動しても同期クロ
ック信号Ｓ５は同じタイミングで出てくることになる。
がりが第５図の破線で示した範囲で変動しても同期クロ
ック信号Ｓ５は同じタイミングで出てくることになる。
すなわち、同期精度は高周波クロック信号５７０の周波
数が高いほど良くなり、近似的に、 同期精度〜高周波クロックの周期 ということができる。
数が高いほど良くなり、近似的に、 同期精度〜高周波クロックの周期 ということができる。
例えば、ｌｎｓの同期精度を得たい場合は、高周波クロ
ック信号Ｓ７０の周波数にＩＧＨｚを必要とすることに
なる。
ック信号Ｓ７０の周波数にＩＧＨｚを必要とすることに
なる。
従来の同期クロック発生回路は以上のように構成されて
いるので、同期精度を上げるために高周波クロック信号
の周波数を高くすることが必要であった。しかしながら
、同期クロック発生回路内部に発生するノイズの問題な
どがあり、高周波クロック信号の周波数を高くすること
には限界があり、高い同期精度が得られないという問題
点かあった。
いるので、同期精度を上げるために高周波クロック信号
の周波数を高くすることが必要であった。しかしながら
、同期クロック発生回路内部に発生するノイズの問題な
どがあり、高周波クロック信号の周波数を高くすること
には限界があり、高い同期精度が得られないという問題
点かあった。
この発明は上記のような問題点を解決するためになされ
たもので、高周波クロック信号を必要とせず、高い同期
精度を有する同期クロック発生回路を得ることを目的と
している。
たもので、高周波クロック信号を必要とせず、高い同期
精度を有する同期クロック発生回路を得ることを目的と
している。
この発明に係る同期クロック発生回路は、遅延素子を直
列に複数個接続して構成され、基準クロックを遅延素子
で順次遅延させることにより、複数の遅延クロックを生
成する遅延クロック生成回路と、非同期入力信号の制御
によって複数の遅延クロックをそれぞれを記憶する複数
の記憶素子からなる記憶回路と、記憶回路の隣り合った
記憶素子の出力を比較する比較回路と、比較回路の出力
を制御信号として、対応する遅延素子の出力である遅延
クロックを同期クロックとして出力する制御回路とを備
えて構成されている。
列に複数個接続して構成され、基準クロックを遅延素子
で順次遅延させることにより、複数の遅延クロックを生
成する遅延クロック生成回路と、非同期入力信号の制御
によって複数の遅延クロックをそれぞれを記憶する複数
の記憶素子からなる記憶回路と、記憶回路の隣り合った
記憶素子の出力を比較する比較回路と、比較回路の出力
を制御信号として、対応する遅延素子の出力である遅延
クロックを同期クロックとして出力する制御回路とを備
えて構成されている。
この発明における遅延クロック生成回路は、基準クロッ
クを複数の遅延素子で順次遅延させることにより複数の
遅延クロックを生成する。記憶回路は非同期入力信号の
制御によ７て複数の遅延クロックをそれぞれを記憶する
複数の記憶素子を有し、比較回路は記憶回路の隣り合っ
た記憶素子の出力を比較する。そして制御回路は、比較
回路の出力を制御信号として、対応する遅延素子の出力
である遅延クロックを同期クロックとして出力する。こ
のようにして、高周波クロック発生回路を必要とせずに
高精度の同期クロックを生成することができる。
クを複数の遅延素子で順次遅延させることにより複数の
遅延クロックを生成する。記憶回路は非同期入力信号の
制御によ７て複数の遅延クロックをそれぞれを記憶する
複数の記憶素子を有し、比較回路は記憶回路の隣り合っ
た記憶素子の出力を比較する。そして制御回路は、比較
回路の出力を制御信号として、対応する遅延素子の出力
である遅延クロックを同期クロックとして出力する。こ
のようにして、高周波クロック発生回路を必要とせずに
高精度の同期クロックを生成することができる。
実施例の説明の前に、第１図のタイムチャートを参照し
て、本発明で実現したい機能を説明しておく。同図に示
すように、上の非同期信号Ｓ１では基準クロックＳ２の
レベルがＨ１の期間に、下の非同期信号Ｓ１では基準ク
ロックＳ２のレベルが“Ｌ“の期間に“Ｈｏから“Ｌ“
への立ち下がりが発生しているが、どちらの場合も、同
期クロック信号Ｓ３は非同期信号Ｓ１の立下がりから、
ｔａ時間後に発生しており、基本動作クロ・νりのこと
なるシステム間のインタフェースに幅広い応用がある。
て、本発明で実現したい機能を説明しておく。同図に示
すように、上の非同期信号Ｓ１では基準クロックＳ２の
レベルがＨ１の期間に、下の非同期信号Ｓ１では基準ク
ロックＳ２のレベルが“Ｌ“の期間に“Ｈｏから“Ｌ“
への立ち下がりが発生しているが、どちらの場合も、同
期クロック信号Ｓ３は非同期信号Ｓ１の立下がりから、
ｔａ時間後に発生しており、基本動作クロ・νりのこと
なるシステム間のインタフェースに幅広い応用がある。
また、画像処理部の水平、垂直同期回路への応用にも利
用できる。例えば、ディジタル複写機の場合、同期クロ
ックの周波数が４０ＭＨｚ、その同期精度が±１ｎｓで
あることが要求される。
用できる。例えば、ディジタル複写機の場合、同期クロ
ックの周波数が４０ＭＨｚ、その同期精度が±１ｎｓで
あることが要求される。
しかし、従来回路では本要求を満足させるためには高周
波クロック発生回路７０の動作周波数は１ＧＨｚとなり
、大きな周波数ノイズ、不要輻射を発生するとともに、
高周波クロック発生回路７０及び分周器７２は超高速バ
イポーラ技術など、特殊な技術が必要で、一般に多く使
用されるＣＭＯ８回路による対応は無理であり、実現す
るには高いコストが必要になる。
波クロック発生回路７０の動作周波数は１ＧＨｚとなり
、大きな周波数ノイズ、不要輻射を発生するとともに、
高周波クロック発生回路７０及び分周器７２は超高速バ
イポーラ技術など、特殊な技術が必要で、一般に多く使
用されるＣＭＯ８回路による対応は無理であり、実現す
るには高いコストが必要になる。
一方、この実施例はこのような不都合を解消するための
ものであり、以下にその詳細を示す。
ものであり、以下にその詳細を示す。
第２図はこの発明の一実施例を示す回路図である。同図
に示すように、基準クロック入力端子２から入力される
基準クロック信号Ｓ２がＡＮＤ回路１０の一方の入力端
子に、ＡＮＤ回路１０の出力である遅延クロック信号Ｄ
ＣＯがＡＮＤ回路１１の一方の入力端子にというように
、基準クロック入力端子２から入力される基準クロック
信号Ｓ２がＡＮＤ回路１０ないし１３の一方の入力端子
に順々に与えられている。
に示すように、基準クロック入力端子２から入力される
基準クロック信号Ｓ２がＡＮＤ回路１０の一方の入力端
子に、ＡＮＤ回路１０の出力である遅延クロック信号Ｄ
ＣＯがＡＮＤ回路１１の一方の入力端子にというように
、基準クロック入力端子２から入力される基準クロック
信号Ｓ２がＡＮＤ回路１０ないし１３の一方の入力端子
に順々に与えられている。
また、ＡＮＤ回路１０の出力である遅延クロック信号Ｄ
ＣＯがフリップフロップ２０のデータ入力端子りに、Ａ
ＮＤ回路１１の出力である遅延クロック信号ＤＣＩがフ
リップフロップ２１のデータ入力端子りにというように
、各ＡＮＤ回路１０ないし１３の出力である遅延クロッ
ク信号ＤＣＯないしＤＣ３が各フリップフロップ２０な
いし２３のデータ入力端子りに１対１で与えられている
。
ＣＯがフリップフロップ２０のデータ入力端子りに、Ａ
ＮＤ回路１１の出力である遅延クロック信号ＤＣＩがフ
リップフロップ２１のデータ入力端子りにというように
、各ＡＮＤ回路１０ないし１３の出力である遅延クロッ
ク信号ＤＣＯないしＤＣ３が各フリップフロップ２０な
いし２３のデータ入力端子りに１対１で与えられている
。
なお各データ入力端子りは反転入力となっている。
さらに、遅延クロック信号ＤＣＯないしＤＣ３はＡＮＤ
回路５０ないし５３の一方の入力端子にそれぞれ与えら
れている。
回路５０ないし５３の一方の入力端子にそれぞれ与えら
れている。
また、非同期信号入力端子１から入力される非同期信号
Ｓ１が遅延素子３０ないし３３に与えられており、遅延
素子３０ないし３３の出力信号Ｓ３０ないしＳ３３がそ
れぞれ、フリップフロップ２０ないし２３のクロック入
力端子ＣＫに与えられている。非同期信号入力端子１か
ら与えられる非同期信号Ｓ１はまた、フリップフロップ
２０ないし２３のリセット入力端子Ｒに与えられている
。
Ｓ１が遅延素子３０ないし３３に与えられており、遅延
素子３０ないし３３の出力信号Ｓ３０ないしＳ３３がそ
れぞれ、フリップフロップ２０ないし２３のクロック入
力端子ＣＫに与えられている。非同期信号入力端子１か
ら与えられる非同期信号Ｓ１はまた、フリップフロップ
２０ないし２３のリセット入力端子Ｒに与えられている
。
さらに、フリップフロップ２０のデータ出力端子Ｑから
の出力信号Ｓ２０がＡＮＤ回路４０の一方の入力端子に
、フリップフロップ２１のデータ出力端子Ｑからの出力
信号Ｓ２１がＡＮＤ回路４０の反転された他方の入力端
子と、ＡＮＤ回路４１の一方の入力端子に、フリップフ
ロップ２２のデータ出力端、子Ｑからの出力信号Ｓ２２
がＡＮＤ回路４１の反転された他方の入力端子とＡＮＤ
回路４２の一方の入力端子に、フリップフロップ２３の
データ出力端子Ｑからの出力信号８２３がＡＮＤ回路４
２の反転された他方の入力端子とＡＮＤ回路４３の一方
の入力端子に入力されている。
の出力信号Ｓ２０がＡＮＤ回路４０の一方の入力端子に
、フリップフロップ２１のデータ出力端子Ｑからの出力
信号Ｓ２１がＡＮＤ回路４０の反転された他方の入力端
子と、ＡＮＤ回路４１の一方の入力端子に、フリップフ
ロップ２２のデータ出力端、子Ｑからの出力信号Ｓ２２
がＡＮＤ回路４１の反転された他方の入力端子とＡＮＤ
回路４２の一方の入力端子に、フリップフロップ２３の
データ出力端子Ｑからの出力信号８２３がＡＮＤ回路４
２の反転された他方の入力端子とＡＮＤ回路４３の一方
の入力端子に入力されている。
また、ＡＮＤ回路４０の出力信号Ｓ４０がＡＮＤ回路１
１の反転された他方の入力端子に、ＡＮＤ回路４１の出
力信号Ｓ４１がＡＮＤ回路１２の反転された他方の入力
端子に、ＡＮＤ回路４２の出力信号Ｓ４２がＡＮＤ回路
１３の反転された他方の入力端子に与えられている。な
お、ＡＮＤ回路１０の反転された他方の入力端子は電源
電圧に接続されている。
１の反転された他方の入力端子に、ＡＮＤ回路４１の出
力信号Ｓ４１がＡＮＤ回路１２の反転された他方の入力
端子に、ＡＮＤ回路４２の出力信号Ｓ４２がＡＮＤ回路
１３の反転された他方の入力端子に与えられている。な
お、ＡＮＤ回路１０の反転された他方の入力端子は電源
電圧に接続されている。
ＡＮＤ回路４０ないし４３の出力信号５４０ないしＳ４
３はまた、それぞれ、ＡＮＤ回路５ｏないし５３の他方
の入力端子に与えられており、ＡＮＤ回路５０ないし５
３の出力信号Ｓ５０ないしＳ５３が、ＯＲ回路６０の入
力端子に与えられている。ＯＲ回路６０の出力は、同期
クロック信号Ｓ３として、同期クロック出力端子３から
出力されている。
３はまた、それぞれ、ＡＮＤ回路５ｏないし５３の他方
の入力端子に与えられており、ＡＮＤ回路５０ないし５
３の出力信号Ｓ５０ないしＳ５３が、ＯＲ回路６０の入
力端子に与えられている。ＯＲ回路６０の出力は、同期
クロック信号Ｓ３として、同期クロック出力端子３から
出力されている。
なお、ＡＮＤ回路１３．４３及び５３以降のＡＮＤ回路
、フリップフロップ２３以降のフリップフロップ及び遅
延素子３３以降の遅延素子は省略されている。
、フリップフロップ２３以降のフリップフロップ及び遅
延素子３３以降の遅延素子は省略されている。
次に第２図の回路の動作について説明する。第３図は第
２図の回路の動作を示すタイムチャートである。同図に
示すように、基準クロック信号Ｓ２（第３図には図示せ
ず）がＡＮＤ回路１０ないし１２によって所定時間づつ
遅延されて、遅延クロック信号ＤＣＯないしＤＣ３か生
成される。
２図の回路の動作を示すタイムチャートである。同図に
示すように、基準クロック信号Ｓ２（第３図には図示せ
ず）がＡＮＤ回路１０ないし１２によって所定時間づつ
遅延されて、遅延クロック信号ＤＣＯないしＤＣ３か生
成される。
後述するように、ＡＮＤ回路１３は、その一方の入力端
子に遅延クロック信号ＤＣ２が与えられるが、他方の入
力端子のレベルか途中で“Ｈ”になるため、遅延クロッ
ク信号ＤＣ３は途中から生成されなくなる。
子に遅延クロック信号ＤＣ２が与えられるが、他方の入
力端子のレベルか途中で“Ｈ”になるため、遅延クロッ
ク信号ＤＣ３は途中から生成されなくなる。
今、第３図に示すように、非同期信号Ｓ１に“Ｈｏから
“Ｌ”への立ち下がりトリガが発生すると、フリップフ
ロップ２０ないし２３のリセット入力端子Ｒが“Ｌ”レ
ベルになり、フリップフロップ２０ないし２３は動作可
能状態となる。従って、各フリップフロップ２０ないし
２３はクロック入力端子ＣＫへ入力される信号の立ち下
がりでデータ入力端子りに与えられるデータを取り込む
ことが可能になる。
“Ｌ”への立ち下がりトリガが発生すると、フリップフ
ロップ２０ないし２３のリセット入力端子Ｒが“Ｌ”レ
ベルになり、フリップフロップ２０ないし２３は動作可
能状態となる。従って、各フリップフロップ２０ないし
２３はクロック入力端子ＣＫへ入力される信号の立ち下
がりでデータ入力端子りに与えられるデータを取り込む
ことが可能になる。
次に、遅延素子３０ないし３３の出力信号Ｓ３０ないし
５３３（遅延素子３０ないし３３で遅延された非同期入
力信号Ｓ１が、フリップフロップ２０ないし２３のクロ
ック入力端子ＣＫに与えられる。この遅延素子３０ない
し３３の出力信号Ｓ３０ないしＳ３３か“Ｈ”から“Ｌ
”へ立ち下がったとき、フリップフロップ２０ないし２
２の反転されたデータ入力端子りに与えられている遅延
クロック信号ＤＣＯないしＤＣ２は“Ｌ”レベルである
ので、フリップフロップ２０ないし２２のデータ出力端
子Ｑから出力される信号Ｓ２０ないしＳ２２のレベルは
図示するように、“Ｈ０レベルのままとなる。
５３３（遅延素子３０ないし３３で遅延された非同期入
力信号Ｓ１が、フリップフロップ２０ないし２３のクロ
ック入力端子ＣＫに与えられる。この遅延素子３０ない
し３３の出力信号Ｓ３０ないしＳ３３か“Ｈ”から“Ｌ
”へ立ち下がったとき、フリップフロップ２０ないし２
２の反転されたデータ入力端子りに与えられている遅延
クロック信号ＤＣＯないしＤＣ２は“Ｌ”レベルである
ので、フリップフロップ２０ないし２２のデータ出力端
子Ｑから出力される信号Ｓ２０ないしＳ２２のレベルは
図示するように、“Ｈ０レベルのままとなる。
一方、遅延素子３０ないし３３の出力信号Ｓ３０ないし
Ｓ３３が“Ｈｏから“Ｌｏへ立ち下がったとき、フリッ
プフロップ２３のデータ入力端子りに与えられている遅
延クロック信号ＤＣ３は“Ｈルベルであるので、フリッ
プフロップ２３のデータ出力端子Ｑから出力される信号
３２３のレベルは図示するように、“Ｈ”レベルからを
Ｌ”レベルに変化する。
Ｓ３３が“Ｈｏから“Ｌｏへ立ち下がったとき、フリッ
プフロップ２３のデータ入力端子りに与えられている遅
延クロック信号ＤＣ３は“Ｈルベルであるので、フリッ
プフロップ２３のデータ出力端子Ｑから出力される信号
３２３のレベルは図示するように、“Ｈ”レベルからを
Ｌ”レベルに変化する。
ＡＮＤ回路４０ないし４３は、フリップフロップ２０な
いし２３の出力信号Ｓ２０ないしＳ２３を隣同志で比較
し、一方が“Ｈ”レベル、他方が“Ｌ”レベルであると
き、その出力信号に“Ｈ“レベルを出力するので、図示
するように、ＡＮＤ回路４２の出力信号Ｓ４２がＨ”レ
ベルになる。
いし２３の出力信号Ｓ２０ないしＳ２３を隣同志で比較
し、一方が“Ｈ”レベル、他方が“Ｌ”レベルであると
き、その出力信号に“Ｈ“レベルを出力するので、図示
するように、ＡＮＤ回路４２の出力信号Ｓ４２がＨ”レ
ベルになる。
このＡＮＤ回路４２の出力信号Ｓ４２は、ＡＮＤ回路１
３の反転された他方の入力端子に与えられるので、前述
したように、ＡＮＤ回路４２の出力信号Ｓ４２が“Ｈル
ベルになってから後は、ＡＮＤ回路１３から出力されて
いた遅延クロック信号ＤＣ３は、途絶える。
３の反転された他方の入力端子に与えられるので、前述
したように、ＡＮＤ回路４２の出力信号Ｓ４２が“Ｈル
ベルになってから後は、ＡＮＤ回路１３から出力されて
いた遅延クロック信号ＤＣ３は、途絶える。
このＡＮＤ回路４０ないし４３の出力信号Ｓ４０ないし
Ｓ４３によってＡＮＤ回路１１ないし１３及びＡＮＤ回
路１４（図示せず）の出力である遅延クロックＤＣＯな
いしＤＣ４の生成を制御しているので、例えばフリップ
フロップ２３以降のフリツプフロツプの出力が誤動作に
よって“Ｌ”レベルになり、対応する遅延クロック信号
がＯＲ回路６０に入力されても、その遅延クロック信号
のレベルがＡＮＤ回路４２の出力によって生成されない
ので同しＯＲ回路６０に人力される遅延クロック信号Ｄ
Ｃ２に悪影響はない。
Ｓ４３によってＡＮＤ回路１１ないし１３及びＡＮＤ回
路１４（図示せず）の出力である遅延クロックＤＣＯな
いしＤＣ４の生成を制御しているので、例えばフリップ
フロップ２３以降のフリツプフロツプの出力が誤動作に
よって“Ｌ”レベルになり、対応する遅延クロック信号
がＯＲ回路６０に入力されても、その遅延クロック信号
のレベルがＡＮＤ回路４２の出力によって生成されない
ので同しＯＲ回路６０に人力される遅延クロック信号Ｄ
Ｃ２に悪影響はない。
ＡＮＤ回路５０ないし５３は、それぞれ、ＡＮＤ回路４
０ないし４３の出力信号Ｓ４０ないしＳ４３が“Ｈ”レ
ベルのとき、対応する遅延クロック信号ＤＣＯないしＤ
Ｃ３を出力信号Ｓ５０ないしＳ５３として出力する。図
示するように、ＡＮＤ回路４０ないし４３の出力信号Ｓ
４０ないしＳ４３のうち、“Ｈルベルになることのある
ものは一つしかない（第３図の実施例では５４２）ため
、この信号に対応する遅延クロック信号（第３図の実施
例ではＤＣ２）がＯＲ回路６０を介して、同期クロック
信号Ｓ３として、同期クロック出力端子３から出力され
る。
０ないし４３の出力信号Ｓ４０ないしＳ４３が“Ｈ”レ
ベルのとき、対応する遅延クロック信号ＤＣＯないしＤ
Ｃ３を出力信号Ｓ５０ないしＳ５３として出力する。図
示するように、ＡＮＤ回路４０ないし４３の出力信号Ｓ
４０ないしＳ４３のうち、“Ｈルベルになることのある
ものは一つしかない（第３図の実施例では５４２）ため
、この信号に対応する遅延クロック信号（第３図の実施
例ではＤＣ２）がＯＲ回路６０を介して、同期クロック
信号Ｓ３として、同期クロック出力端子３から出力され
る。
以上のように、この実施例では非同期信号Ｓ１のトリガ
入力が第３図の破線で示した範囲で変動しても、各フリ
ップフロップ２０ないし２３の出力信号Ｓ２０ないしＳ
２３の状態は変化せず、同期クロック信号Ｓ３は同しタ
イミングで出てくることになる。すなわち、同期精度は
遅延素子（ＡＮＤ回路）１０ないし１３の出ノｊである
遅延クロック信号ＤＣＯないしＤＣ３の１段分の遅延値
に近似できる。つまり、近似的に、 同期精度〜遅延素子１段分の遅延値 ということができる。半導体集積回路においては、遅延
素子１段分の遅延値をＩｎｓ以下にとることが可能であ
り、従来の同期クロック発生回路に比べて、非常に高い
同期精度を得ることができる。
入力が第３図の破線で示した範囲で変動しても、各フリ
ップフロップ２０ないし２３の出力信号Ｓ２０ないしＳ
２３の状態は変化せず、同期クロック信号Ｓ３は同しタ
イミングで出てくることになる。すなわち、同期精度は
遅延素子（ＡＮＤ回路）１０ないし１３の出ノｊである
遅延クロック信号ＤＣＯないしＤＣ３の１段分の遅延値
に近似できる。つまり、近似的に、 同期精度〜遅延素子１段分の遅延値 ということができる。半導体集積回路においては、遅延
素子１段分の遅延値をＩｎｓ以下にとることが可能であ
り、従来の同期クロック発生回路に比べて、非常に高い
同期精度を得ることができる。
なお、この実施例では、非同期信号Ｓ１をフリップフロ
ップ２０ないし２３のリセット入力端子Ｒに入力し、フ
リップフロップ２０ないし２３の出力信号Ｓ２０ないし
Ｓ２３を正相出力端子Ｑから取り出していたが、非同期
信号Ｓ１をフリプフロップ２０ないし２３のセット入力
端子Ｓに入力し、フリップフロップ２０ないし２３の出
力信号Ｓ２０ないしＳ２３を逆相出力端子Ｑから取り出
しても良い。
ップ２０ないし２３のリセット入力端子Ｒに入力し、フ
リップフロップ２０ないし２３の出力信号Ｓ２０ないし
Ｓ２３を正相出力端子Ｑから取り出していたが、非同期
信号Ｓ１をフリプフロップ２０ないし２３のセット入力
端子Ｓに入力し、フリップフロップ２０ないし２３の出
力信号Ｓ２０ないしＳ２３を逆相出力端子Ｑから取り出
しても良い。
以上説明したように、この発明によれば、遅延素子を直
列に複数個接続して構成され、基準クロックを遅延素子
で順次遅延させることにより、複数の遅延クロックを生
成する遅延クロック生成回路と、非同期入力信号の制御
によって複数の遅延クロックをそれぞれを記憶する複数
の記憶素子からなる記憶回路と、記憶回路の隣り合った
記憶素子の出力を比較する比較回路と、比較回路の出力
を制御信号として、対応する遅延素子の出力である遅延
クロックを同期クロックとして出力する制御回路とを備
えているので、高周波発生回路が不要で、同期精度の高
い同期クロック発生回路が得られるという効果がある。
列に複数個接続して構成され、基準クロックを遅延素子
で順次遅延させることにより、複数の遅延クロックを生
成する遅延クロック生成回路と、非同期入力信号の制御
によって複数の遅延クロックをそれぞれを記憶する複数
の記憶素子からなる記憶回路と、記憶回路の隣り合った
記憶素子の出力を比較する比較回路と、比較回路の出力
を制御信号として、対応する遅延素子の出力である遅延
クロックを同期クロックとして出力する制御回路とを備
えているので、高周波発生回路が不要で、同期精度の高
い同期クロック発生回路が得られるという効果がある。
第１図はこの発明を概念的に説明するタイムチャート、
第２図はこの発明の一実施例である同期クロック発生回
路を示す回路図、第３図は第２図に示した回路の動作を
示すタイムチャート、第４図は従来の同期クロック発生
回路を示すブロック図、第５図は第４図に示した回路の
動作を示すタイムチャートである。 図において、１は非同期信号入力端子、２は基準クロッ
ク入力端子、３は同期クロック出力端子、１０ないし１
３．４０ないし４３及び５０ないし５３はＡＮＤ回路、
２０ないし２３はフリップフロップ、６０はＯＲ回路で
ある。 なお、各図中同一符号は同一または相当部分を示す。
第２図はこの発明の一実施例である同期クロック発生回
路を示す回路図、第３図は第２図に示した回路の動作を
示すタイムチャート、第４図は従来の同期クロック発生
回路を示すブロック図、第５図は第４図に示した回路の
動作を示すタイムチャートである。 図において、１は非同期信号入力端子、２は基準クロッ
ク入力端子、３は同期クロック出力端子、１０ないし１
３．４０ないし４３及び５０ないし５３はＡＮＤ回路、
２０ないし２３はフリップフロップ、６０はＯＲ回路で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）非同期入力信号に同期した同期クロックを発生す
る同期クロック発生回路であって、遅延素子を直列に複
数個接続して構成され、基準クロックを前記遅延素子で
順次遅延させることにより、複数の遅延クロックを生成
する遅延クロック生成回路と、 前期非同期入力信号の制御によって前記複数の遅延クロ
ックをそれぞれを記憶する複数の記憶素子からなる記憶
回路と、 前記記憶回路の隣り合った記憶素子の出力を比較する比
較回路と、 前記比較回路の出力を制御信号として、対応する前記遅
延素子の出力である遅延クロックを前記同期クロックと
して出力する制御回路とを備えた同期クロック発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22737990A JPH04108213A (ja) | 1990-08-28 | 1990-08-28 | 同期クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22737990A JPH04108213A (ja) | 1990-08-28 | 1990-08-28 | 同期クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04108213A true JPH04108213A (ja) | 1992-04-09 |
Family
ID=16859889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22737990A Pending JPH04108213A (ja) | 1990-08-28 | 1990-08-28 | 同期クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04108213A (ja) |
-
1990
- 1990-08-28 JP JP22737990A patent/JPH04108213A/ja active Pending
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