JPH04363914A - 同期クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、基準クロック入力信
号を外部からの非同期入力信号に同期させて同期クロッ
クとして出力する同期クロック発生回路に関するもので
ある。

【０００２】

【従来の技術】図１２は従来の同期クロック発生回路を
示すブロック図である。同図に示すように、非同期のト
リガ信号を入力する非同期信号入力端子２から非同期信
号Ｓ２がカウンタ４０２の一方の入力に与えられており
、カウンタ４０２の出力である分周イネーブル信号Ｓ４
０２が分周器４０３に与えられている。また、高周波ク
ロック発生回路４０１の出力である高周波クロックＳ４
０１がカウンタ４０２の他方の入力と分周器４０３の他
方の入力に与えられており、分周器４０３の出力である
同期クロックＳ５が同期クロック出力端子５に与えられ
ている。

【０００３】なお、高周波クロックＳ４０１の周波数は
同期クロックＳ５の周波数に比べて高い周波数である。

【０００４】次に動作について説明する。図１３は従来
の同期クロック発生回路の動作を示すタイミングチャー
トである。同図に示すように、カウンタ４０２は非同期
信号入力端子２からの非同期信号Ｓ２のトリガを検出す
ると高周波クロック発生回路４０１の出力である高周波
クロックＳ４０１のカウントを開始する。カウント数が
一定数（この例では３）に達するとカウンタ４０２は分
周器４０３に対して分周イネーブル信号Ｓ４０２を出力
する。分周イネーブル信号Ｓ４０２により、分周器４０
３は高周波クロックＳ４０１を定められた分周比（この
例では８）で分周をして同期クロックＳ５として同期ク
ロック出力端子５から出力する。

【０００５】この従来回路では非同期信号Ｓ２のトリガ
入力の立ち下がりが図１３の破線で示した範囲で変動し
ても同期クロックＳ５は同じタイミングで出てくること
になる。すなわち、同期精度は高周波クロックＳ４０１
の周波数が高いほど良くなり、近似的に、同期精度＝高
周波クロックＳ４０１の周期ということができる。

【０００６】例えば、１ｎｓの同期精度を得たい場合は
、高周波クロックＳ４０１の周波数に１ＧＨｚを必要と
することになる。

【０００７】

【発明が解決しようとする課題】従来の同期クロック発
生回路は以上のように構成されているので、同期精度を
上げるために高周波クロックの周波数を高くすることが
必要であった。しかしながら、同期クロック発生回路内
部に発生するノイズの問題などがあり、高周波クロック
の周波数を高くすることには限界があり、高い同期精度
が得られないという問題点があった。

【０００８】この発明は上記のような問題点を解決する
ためになされたもので、高周波クロックを必要とせず、
高い同期精度を有する同期クロック発生回路を得ること
を目的としている。

【０００９】

【課題を解決するための手段】第１の発明に係る同期ク
ロック発生回路は、非同期入力信号に同期した同期クロ
ックを発生する同期クロック発生回路において、遅延素
子を直列に複数個接続して構成され、基準クロックを遅
延素子で順次遅延させることにより複数の遅延クロック
を生成する遅延クロック生成回路と、非同期入力信号に
応答して活性化され、複数の遅延クロックそれぞれの制
御によって、所定の値を記憶する複数の記憶素子からな
る記憶回路と、複数の記憶素子の出力を制御信号として
、複数の遅延クロックの中から、非同期入力信号のエッ
ジに時間的に最も近いエッジを有するものを検出し、そ
の検出結果に応じて複数の遅延クロックの中から所望の
遅延クロックを選択し、これを同期クロックとして出力
するクロック選択回路とを備えて構成されている。

【００１０】第２の発明に係る同期クロック発生回路は
、非同期入力信号に同期した同期クロックを発生する同
期クロック発生回路において、遅延素子を直列に複数個
接続して構成され、基準クロックを遅延素子で順次遅延
させることにより複数の遅延クロックを生成する遅延ク
ロック生成回路と、非同期入力信号の制御によって複数
の遅延クロックをそれぞれ記憶する複数の記憶素子から
なる記憶回路と、複数の記憶素子の出力を制御信号とし
て、複数の遅延クロックの中から、非同期入力信号のエ
ッジに時間的に最も近いエッジを有するものを検出し、
その検出結果に応じて複数の遅延クロックの中から所望
の遅延クロックを選択し、これを同期クロックとして出
力するクロック選択回路とを備えて構成されている。

【００１１】

【作用】第１の発明においては、基準クロックを遅延素
子で順次遅延させることにより複数の遅延クロックを生
成し、非同期入力信号に応答して活性化される複数の記
憶素子からなる記憶回路に、複数の遅延クロックそれぞ
れの制御によって、所定の値を記憶し、複数の記憶素子
の出力を制御信号として、複数の遅延クロックの中から
、非同期入力信号のエッジに時間的に最も近いエッジを
有するものを検出し、その検出結果に応じて複数の遅延
クロックの中から所望の遅延クロックを選択し、これを
同期クロックとして出力しているので、高周波クロック
発生回路を必要とせずに高精度の同期クロックを生成す
ることができる。

【００１２】第２の発明においては、基準クロックを遅
延素子で順次遅延させることにより複数の遅延クロック
を生成し、複数の記憶素子からなる記憶回路に、非同期
入力信号の制御によって複数の遅延クロックをそれぞれ
記憶し、複数の記憶素子の出力を制御信号として、複数
の遅延クロックの中から、非同期入力信号のエッジに時
間的に最も近いエッジを有するものを検出し、その検出
結果に応じて複数の遅延クロックの中から所望の遅延ク
ロックを選択し、これを同期クロックとして出力してい
るので、高周波クロック発生回路を必要とせずに高精度
の同期クロックを生成することができる。

【００１３】

【実施例】図１はこの発明の第１の実施例を示す同期ク
ロック発生回路の回路図である。同図に示すように、基
準クロック入力端子１から入力される基準クロックＳ１
が遅延素子２１１の入力に、遅延素子２１１の出力であ
る遅延クロックＤＣ１が遅延素子２１２の入力にという
ように、基準クロック入力端子１から入力される基準ク
ロックＳ１が遅延素子２１１ないし２１５に順々に与え
られている。

【００１４】また、遅延素子２１１の出力である遅延ク
ロックＤＣ１がフリップフロップ２０１の負論理のクロ
ック入力端子ＣＫに、遅延素子２１２の出力である遅延
クロックＤＣ２がフリップフロップ２０２の負論理のク
ロック入力端子ＣＫにというように、各遅延素子２１１
ないし２１５の出力である遅延クロックＤＣ１ないしＤ
Ｃ５が各フリップフロップ２０１ないし２０５の負論理
のクロック入力端子ＣＫに１対１で与えられている。さ
らに、遅延クロックＤＣ１ないしＤＣ５はクロック選択
回路２２１の一方の入力端子群に与えられている。

【００１５】また、非同期信号入力端子２から入力され
る非同期信号Ｓ２がフリップフロップ２０１ないし２０
５のリセット入力端子Ｒに与えられており、データ出力
端子Ｑからの出力信号Ｓ２０１ないしＳ２０５がクロッ
ク選択回路２２１の他方の入力端子群に与えられている
。さらに、クロック選択回路２２１の出力端子群の出力
信号Ｓ２０１ＤないしＳ２０５Ｄがフリップフロップ２
０１ないし２０５それぞれのデータ入力端子Ｄに与えら
れている。

【００１６】なお、遅延素子２１５以降の遅延素子、お
よびフリップフロップ２０５以降のフリップフロップは
省略されている。

【００１７】次に図１の回路の動作について説明する。 図２は図１の回路の動作を示すタイミングチャートであ
る。同図に示すように、基準クロックＳ１が遅延素子２
１１ないし２１５によって所定時間づつ遅延されて、遅
延クロックＤＣ１ないしＤＣ５が生成される。

【００１８】今、図のように、非同期信号Ｓ２に“Ｈ”
レベルから“Ｌ”レベルへの立ち下がりトリガが発生す
ると、フリップフロップ２０１ないし２０５のリセット
入力端子Ｒが“Ｌ”レベルになり、フリップフロップ２
０１ないし２０５は動作可能状態となる。従って、各フ
リップフロップ２０１ないし２０５はクロック入力端子
ＣＫへ入力される信号の立ち下がりでデータを取り込み
始める。遅延素子２１１，２１２の出力である遅延クロ
ックＤＣ１，ＤＣ２の立ち下がりエッジＥ１，Ｅ２が発
生したとき、非同期信号Ｓ２はまだ“Ｈ”レベルである
ので、このタイミングではフリップフロップ２０１，２
０２は動作できない。このため、フリップフロップ２０
１，２０２は遅延クロックＤＣ１，ＤＣ２の次の立ち下
がりエッジＥ６，Ｅ７でデータ入力端子Ｄに与えられて
いるレベル（後述するようにフリップフロップ２０１の
データ入力端子Ｄは“Ｈ”レベル、フリップフロップ２
０２のデータ入力端子Ｄは“Ｌ”レベル）を出力Ｑに出
力信号Ｓ２０１，Ｓ２０２として出力する。

【００１９】次に、遅延素子２１３ないし２１５の出力
である遅延クロックＤＣ３ないしＤＣ５の立ち下がりエ
ッジＥ３ないしＥ５が発生したとき、非同期信号Ｓ２は
“Ｌ”レベルであるので、フリップフロップ２０３ない
し２０５はこのタイミングでデータ入力端子Ｄに与えら
れているレベルを出力端子Ｑに出力信号Ｓ２０３ないし
Ｓ２０５として出力する。ここで、後述するように、ク
ロック選択回路２２１からフリップフロップ２０１ない
し２０５のデータ入力端子Ｄに与えられる入力信号Ｓ２
０１ＤないしＳ２０５Ｄのレベルは最初はすべて“Ｈ”
レベルであるので、フリップフロップ２０３ないし２０
５の出力信号Ｓ２０３ないしＳ２０５は“Ｈ”レベルと
なる。

【００２０】クロック選択回路２２１は、フリップフロ
ップ２０１ないし２０５の出力信号Ｓ２０１ないしＳ２
０５のなかで時間的に最も早く立ち上がるものに対応す
る遅延クロック、すなわち非同期入力信号Ｓ２のエッジ
に時間的に最も近いエッジを有する遅延クロック（図２
の例では遅延クロックＤＣ３）を遅延クロックＤＣ１な
いしＤＣ５のなかから検出する。次に、これをもとに遅
延クロックＤＣ１ないしＤＣ５のなかから所望の遅延ク
ロック（図２の例では、同じく遅延クロックＤＣ３）を
選択して、同期クロックＳ３として同期クロック出力端
子３から出力するとともに、その選択状態が以後変化し
ないように、フリップフロップ２０１ないし２０５のデ
ータ入力端子Ｄのレベルを設定する。なお、クロック選
択回路２２１の詳細については後述する。

【００２１】次にこの発明の他の実施例について説明す
る。図３はこの発明の第２の実施例を示す同期クロック
発生回路の回路図である。同図に示すように、基準クロ
ック入力端子１から入力される基準クロックＳ１が遅延
素子２１１の入力に、遅延素子２１１の出力である遅延
クロックＤＣ１が遅延素子２１２の入力にというように
、基準クロック入力端子１から入力される基準クロック
Ｓ１が遅延素子２１１ないし２１５に順々に与えられて
いる。

【００２２】また、遅延素子２１１の出力である遅延ク
ロックＤＣ１がフリップフロップ２０１の負論理のクロ
ック入力端子ＣＫに、遅延素子２１２の出力である遅延
クロックＤＣ２がフリップフロップ２０２の負論理のク
ロック入力端子ＣＫにというように、各遅延素子２１１
ないし２１５の出力である遅延クロックＤＣ１ないしＤ
Ｃ５が各フリップフロップ２０１ないし２０５の負論理
のクロック入力端子ＣＫに１対１で与えられている。さ
らに、遅延クロックＤＣ１ないしＤＣ５はクロック選択
回路２２１の一方の入力端子群に与えられている。

【００２３】また、非同期信号入力端子２から入力され
る非同期信号Ｓ２がフリップフロップ２０１ないし２０
５のセット入力端子Ｓに与えられている。さらに、クロ
ック選択回路２２１の出力端子群の出力信号Ｓ２０１Ｄ
ないしＳ２０５Ｄがフリップフロップ２０１ないし２０
５それぞれのデータ入力端子Ｄに接続されている。

【００２４】なお、遅延素子２１５以降の遅延素子、お
よびフリップフロップ２０５以降のフリップフロップは
省略されている。

【００２５】この実施例の動作において、先の実施例と
比べ、後述するクロック選択回路２２１の出力信号Ｓ２
０１ＤないしＳ２０５Ｄの極性が反転され、図２のタイ
ミングチャートで示した各信号のうち、フリップフロッ
プ２０１ないし２０５の出力信号Ｓ２０１ないしＳ２０
５の極性がすべて反転する以外は、先の実施例と同じで
ある。

【００２６】以上のように、図１，図３の実施例では非
同期信号Ｓ２のトリガ入力が図２の破線で示した範囲で
変動しても、各フリップフロップ２０１ないし２０５の
出力信号Ｓ２０１ないしＳ２０５の状態は変化せず、同
期クロックＳ３は同じタイミングで出てくることになる
。すなわち、同期精度は遅延素子２１１ないし２１５の
１段分の遅延値に近似できる。つまり、近似的に、同期
精度＝遅延素子１段分の遅延値ということができる。 半導体集積回路においては、遅延素子１段分の遅延値を
１ｎｓ以下にとることが可能であり、従来の同期クロッ
ク発生回路に比べて、非常に高い同期精度を得ることが
できる。

【００２７】図４は図１及び図３で示したクロック選択
回路２２１の一構成例を示す回路図である。同図に示す
ように、クロック選択回路２２１の一方の入力端子群に
与えられたフリップフロップ２０１ないし２０５の出力
信号Ｓ２０１ないしＳ２０５がフリップフロップ出力変
化点検出回路３０１に入力され、フリップフロップ出力
変化点検出回路３０１の出力がスイッチ３１１ないし３
１５の導通，非導通を制御するゲート端子Ｇにそれぞれ
接続されている。また、遅延素子２１２ないし２１６（
図１，図３には遅延素子２１６は図示せず）の出力であ
る遅延クロックＤＣ２ないしＤＣ６がスイッチ３１１な
いし３１５の入力端子に与えられており、スイッチ３１
１ないし３１５それぞれの出力端子が多入力ＯＲ回路３
２１の入力に接続されている。さらに、多入力ＯＲ回路
３２１の出力が同期クロック出力端子３に接続されてい
る。また、フリップフロップ出力変化点検出回路３０１
の出力信号Ｓ２０１ＤないしＳ２０５Ｄが図１，図３の
フリップフロップ２０１ないし２０５のデータ入力端子
Ｄに与えられている。

【００２８】図５はクロック選択回路２２１の構成要素
であるフリップフロップ出力変化点検出回路３０１の一
構成例を示す回路図である。同図に示すように、フリッ
プフロップ２０１ないし２０５の出力信号Ｓ２０１ない
しＳ２０５の隣り合う２つのフリップフロップの出力信
号の一方を反転させて他方を反転せずにＮＡＮＤ回路５
０１ないし５０５に入力することによって、一方が“Ｌ
”レベル他方が“Ｈ”レベルのときＮＡＮＤ回路３１１
ないし３１５それぞれの出力Ｓ３１１ないしＳ３１５が
“Ｌ”レベルになり、それ以外のときは“Ｈ”レベルに
なるように構成されている。さらに、ＮＡＮＤ回路５０
１ないし５０５の出力は前記信号Ｓ２０１ＤないしＳ２
０５Ｄとしても、図１のフリップフロップ２０１ないし
２０５のデータ入力端子Ｄに与えられている。なお、図
３の実施例の場合、前述したように、ＮＡＮＤ回路５０
１ないし５０５の出力を反転したものが信号Ｓ２０１Ｄ
ないしＳ２０５Ｄとなる。

【００２９】次に、図３のクロック選択回路及び図４の
フリップフロップ出力変化点検出回路の動作について説
明する。フリップフロップ出力変化点検出回路３０１は
フリップフロップ２０１ないし２０５の出力信号Ｓ２０
１ないしＳ２０５のうち、隣り合う出力信号同士を一方
の入力が反転されたＮＡＮＤ回路５０１ないし５０５に
よって比較し、その２つの入力のレベルが前述した定め
られたパターンになったときにその出力Ｓ３１１ないし
Ｓ３１５のうちのひとつを“Ｌ”レベルにして（それま
ではすべて“Ｈ”レベル状態にある）対応するスイッチ
３１１ないし３１５のうちのひとつを導通させるように
動作する。図２の例ではＮＡＮＤ回路５０２の出力Ｓ３
１２が“Ｌ”レベルになり、対応のスイッチ３１２が導
通する。スイッチ３１１ないし３１５のうちのひとつが
導通すると、遅延クロックＤＣ１ないしＤＣ５のうちの
対応するひとつ（図２の例では遅延クロックＤＣ３）が
導通したスイッチを介してＯＲ回路３２１の入力に与え
られ、ＯＲ回路３２１の出力から同期クロックＳ３とし
て同期クロック出力端子３に出力される。

【００３０】また、このとき、導通したスイッチ３１２
に対応するＮＡＮＤ回路５０２の“Ｌ”レベルの出力が
、信号Ｓ２０２Ｄとしてフリップフロップ２０２のデー
タ入力端子Ｄに帰還されるので、遅延クロックＤＣ２の
立ち下がりエッジＥ７が生じてもフリップフロップ２０
２の出力信号Ｓ２０２は“Ｌ”レベルを保ち、このため
ＮＡＮＤ回路５０２の出力の“Ｌ”レベルも変化しない
。

【００３１】図６は図４に示したクロック選択回路の他
の構成例を示す回路図である。同図に示すように、遅延
クロックとスイッチの接続関係が図４に示したクロック
選択回路と異なる。すなわち、遅延クロックＤＣ１〜Ｄ
Ｃ５がそれぞれスイッチ３１１ないし３１５の入力端子
に接続されている。その他の構成は図４に示したクロッ
ク選択回路と同じであるので、説明は省略する。

【００３２】図６に示すクロック選択回路においては、
図４に示すクロック選択回路と同一タイミング条件のも
とで、同期クロック出力端子３から出力される同期クロ
ックＳ３が異なる。すなわち、例えば、図４において、
同期クロックＤＣ２が選択されるタイミング条件のとき
に、図６において同期クロックＤＣ１が選択され、図４
において、同期クロックＤＣ２が選択されるタイミング
条件のときに、図６において同期クロックＤＣ１が選択
される。このように、同期クロックＳ３として同期クロ
ック出力端子３から出力される遅延クロックを１つずら
せることができる。このように、遅延クロックとスイッ
チの接続関係を、変えることによって、所望の遅延クロ
ックを同期クロックＳ３として、同期クロック出力端子
から出力することができる。

【００３３】なお、図４の構成では、最初の遅延素子２
１１からの遅延クロックＤＣ１が同期クロックＳ３とし
て選択されない構成となっており、図６の構成では、最
後の遅延素子が出力する遅延クロックが同期クロックＳ
３として選択されない構成となっている。しかし、図４
においては、遅延素子の数を基準クロックＳ１が１周期
分以上遅延できるように用意すれば、遅延クロックＤＣ
１と同相の遅延クロックが遅延クロックＤＣ５以降に現
れるので、遅延クロックＤＣ１と同相の遅延クロックを
同期クロックＳ３として選択することができる。また、
図６においても、遅延素子の数を基準クロックＳ１が１
周期分以上遅延できるように用意すれば、最後の遅延素
子が出力する遅延クロックと同相の遅延クロックが最後
の遅延素子の出力する遅延クロック以前に現れるので、
最後の遅延素子が出力する遅延クロックと同相の遅延ク
ロックを同期クロックＳ３として選択することができる
。

【００３４】また、本実施例では、フリップフロップ２
０１ないし２０５のクロック入力端子ＣＫの有効エッジ
をネガティブエッジとしたがポジティブエッジとしても
良い。

【００３５】さらに、遅延クロックとスイッチとの接続
関係は、図４及び図６に示したものに限る必要はない。

【００３６】また、本実施例では、非同期信号入力端子
２から与えられる非同期信号Ｓ２のエッジに対し時間的
に後でもっとも近いエッジを有する遅延クロックをもと
に同期クロックを選択しているが、非同期信号Ｓ２のエ
ッジに対し時間的に前でもっとも近いエッジを有する遅
延クロックをもとに同期クロックを選択してもよいし、
前後関係なく時間的にもっとも近いエッジを有する遅延
クロックをもとに同期クロックを選択しても良い。

【００３７】次にこの発明のさらに他の実施例について
説明する。図７はこの発明の第３の実施例を示す同期ク
ロック発生回路の回路図である。同図に示すように、基
準クロック入力端子１から入力される基準クロックＳ１
が遅延素子２１１の入力に、遅延素子２１１の出力であ
る遅延クロックＤＣ１が遅延素子２１２の入力にという
ように、基準クロック入力端子１から入力される基準ク
ロックＳ１が遅延素子２１１ないし２１５に順々に与え
られている。

【００３８】また、遅延素子２１１の出力である遅延ク
ロックＤＣ１がフリップフロップ２０１のデータ入力端
子Ｄに、遅延素子２１２の出力である遅延クロックＤＣ
２がフリップフロップ２０２のデータ入力端子Ｄにとい
うように、各遅延素子２１１ないし２１５の出力である
遅延クロックＤＣ１ないしＤＣ５が各フリップフロップ
２０１ないし２０５のデータ入力端子Ｄに１対１で与え
られている。さらに、遅延クロックＤＣ１ないしＤＣ５
はクロック選択回路２２１の一方の入力端子群に与えら
れている。

【００３９】また、非同期信号入力端子２から入力され
る非同期信号Ｓ２がフリップフロップ２０１ないし２０
５の負論理のクロック入力端子ＣＫに与えられている。 さらに、リセット信号入力端子４から与えられるリセッ
ト信号Ｓ４がフリップフロップ２０１ないし２０５のリ
セット入力端子Ｒに与えられている。また、各フリップ
フロップ２０１ないし２０５のデータ出力端子Ｑからの
出力信号Ｓ２０１ないしＳ２０５がクロック選択回路２
２１の他方の入力端子群に与えられているなお、遅延素
子２１５以降の遅延素子、およびフリップフロップ２０
５以降のフリップフロップは省略されている。

【００４０】次に図７の回路の動作について説明する。 図８は図７の回路の動作を示すタイミングチャートであ
る。同図に示すように、基準クロックＳ１が遅延素子２
１１ないし２１５によって所定時間づつ遅延されて、遅
延クロックＤＣ１ないしＤＣ５が生成される。

【００４１】また、リセット信号入力端子４からのリセ
ット信号Ｓ４が“Ｌ”レベルに立ち下がり、フリップフ
ロップ２０１ないし２０５のリセット入力端子Ｒが“Ｌ
”レベルになるとフリップフロップ２０１ないし２０５
が動作可能状態となる。

【００４２】今、同図に示すように、非同期信号Ｓ２に
“Ｈ”レベルから“Ｌ”レベルへの立ち下がりトリガが
発生すると、フリップフロップ２０１ないし２０５はそ
のクロック入力端子ＣＫへ入力される非同期信号Ｓ２の
の立ち下がりでデータ入力端子Ｄのデータを取り込む。 この時、遅延素子２１１，２１２の出力である遅延クロ
ックＤＣ１，ＤＣ２は“Ｌ”レベル，遅延素子２１３な
いし２１５の出力である遅延クロックＤＣ３ないしＤＣ
５は“Ｈ”レベルであるので、フリップフロップ２０１
ないし２０５の出力信号Ｓ２０１ないしＳ２０５は図示
のようになる。

【００４３】クロック選択回路２２１は、フリップフロ
ップ２０１ないし２０５の出力信号Ｓ２０１ないしＳ２
０５のなかで時間的に最も早く立ち上がるものに対応す
る遅延クロック、すなわち非同期入力信号Ｓ２のエッジ
に時間的に最も近いエッジを有する遅延クロック（図８
の例では遅延クロックＤＣ３）を遅延クロックＤＣ１な
いしＤＣ５のなかから検出する。次に、これをもとに遅
延クロックＤＣ１ないしＤＣ５のなかから所望の遅延ク
ロック（図８の例では、同じく遅延クロックＤＣ３）を
選択して、同期クロックＳ３として同期クロック出力端
子３から出力する。なお、クロック選択回路２２１の詳
細については後述する。

【００４４】以上のように、図８の例では非同期信号Ｓ
２のトリガ入力が図８の破線で示した範囲で変動しても
、各フリップフロップ２０１ないし２０５の出力信号Ｓ
２０１ないしＳ２０５の状態は変化せず、同期クロック
Ｓ３は同じタイミングで出てくることになる。すなわち
、同期精度は遅延素子２１１ないし２１５の１段分の遅
延値に近似できる。つまり、近似的に、同期精度＝遅延
素子１段分の遅延値 ということができる。半導体集積回路においては、遅延
素子１段分の遅延値を１ｎｓ以下にとることが可能であ
り、従来の同期クロック発生回路に比べて、非常に高い
同期精度を得ることができる。

【００４５】図９は図７で示したクロック選択回路２２
１の一構成例を示す回路図である。同図に示すように、
クロック選択回路２２１の一方の入力端子群に与えられ
たフリップフロップ２０１ないし２０５の出力信号Ｓ２
０１ないしＳ２０５がフリップフロップ出力変化点検出
回路３０１に入力され、フリップフロップ出力変化点検
出回路３０１の出力がスイッチ３１１ないし３１５の導
通，非導通を制御するゲート端子Ｇにそれぞれ接続され
ている。また、遅延素子２１２ないし２１６（図７には
遅延素子２１６は図示せず）の出力である遅延クロック
ＤＣ２ないしＤＣ６がスイッチ３１１ないし３１５の入
力端子に与えられており、スイッチ３１１ないし３１５
それぞれの出力端子が多入力ＯＲ回路３２１の入力に接
続されている。さらに、多入力ＯＲ回路３２１の出力が
同期クロック出力端子３に接続されている。

【００４６】図１０はクロック選択回路２２１の構成要
素であるフリップフロップ出力変化点検出回路３０１の
一構成例を示す回路図である。同図に示すように、フリ
ップフロップ２０１ないし２０５の出力信号Ｓ２０１な
いしＳ２０５の隣り合う２つのフリップフロップの出力
信号の一方を反転させて他方を反転せずにＮＡＮＤ回路
５０１ないし５０５に入力することによって、一方が“
Ｌ”レベル他方が“Ｈ”レベルのときＮＡＮＤ回路の出
力Ｓ３１１ないしＳ３１５が“Ｌ”レベルになり、それ
以外のときは“Ｈ”レベルになるように構成されている
。

【００４７】次に、図９のクロック選択回路及び図１０
のフリップフロップ出力変化点検出回路の動作について
説明する。フリップフロップ出力変化点検出回路３０１
はフリップフロップ２０１ないし２０５の出力信号Ｓ２
０１ないしＳ２０５のうち、隣り合う出力信号同士を一
方の入力が反転されたＮＡＮＤ回路５０１ないし５０５
によって比較し、その２つの入力のレベルが前述した定
められたパターンになったときにその出力Ｓ３１１ない
しＳ３１５のうちのひとつを“Ｌ”レベルにして対応す
るスイッチ３１１ないし３１５のうちのひとつを導通さ
せるように動作する。図８の例ではＮＡＮＤ回路５０２
の出力Ｓ３１２が“Ｌ”レベルになり、対応のスイッチ
３１２が導通する。スイッチ３１１ないし３１５のうち
のひとつが導通すると、遅延クロックＤＣ２ないしＤＣ
６のうちの対応するひとつ（図８の例では遅延クロック
ＤＣ３）が導通したスイッチを介して多入力ＯＲ回路３
２１の入力に与えられ、多入力ＯＲ回路３２１の出力か
ら同期クロックＳ３として同期クロック出力端子３に出
力される。

【００４８】図１１は図９に示したクロック選択回路の
他の構成例を示す回路図である。同図に示すように、遅
延クロックとスイッチの接続関係が図９に示したクロッ
ク選択回路と異なる。すなわち、遅延クロックＤＣ１〜
ＤＣ５がそれぞれスイッチ３１１ないし３１５の入力端
子に接続されている。その他の構成は図９に示したクロ
ック選択回路と同じであるので、説明は省略する。

【００４９】図１１に示すクロック選択回路においては
、図９に示すクロック選択回路と同一タイミング条件の
もとで、同期クロック出力端子３から出力される同期ク
ロックＳ３が異なる。すなわち、例えば、図９において
、同期クロックＤＣ２が選択されるタイミング条件のと
きに、図１１において同期クロックＤＣ１が選択され、
図９において、同期クロックＤＣ２が選択されるタイミ
ング条件のときに、図１１において同期クロックＤＣ１
が選択される。このように、同期クロックＳ３として同
期クロック出力端子３から出力される遅延クロックを１
つずらせることができる。このように、遅延クロックと
スイッチの接続関係を、変えることによって、所望の遅
延クロックを同期クロックＳ３として、同期クロック出
力端子から出力することができる。

【００５０】なお、図９の構成では、最初の遅延素子２
１１からの遅延クロックＤＣ１が同期クロックＳ３とし
て選択されない構成となっており、図１１の構成では、
最後の遅延素子が出力する遅延クロックが同期クロック
Ｓ３として選択されない構成となっている。しかし、図
９においては、遅延素子の数を基準クロックＳ１が１周
期分以上遅延できるように用意すれば、遅延クロックＤ
Ｃ１と同相の遅延クロックが遅延クロックＤＣ５以降に
現れるので、遅延クロックＤＣ１と同相の遅延クロック
を同期クロックＳ３として選択することができる。また
、図１１においても、遅延素子の数を基準クロックＳ１
が１周期分以上遅延できるように用意すれば、最後の遅
延素子が出力する遅延クロックと同相の遅延クロックが
最後の遅延素子の出力する遅延クロック以前に現れるの
で、最後の遅延素子が出力する遅延クロックと同相の遅
延クロックを同期クロックＳ３として選択することがで
きる。

【００５１】また、本実施例ではフリップフロップ２０
１ないし２０５のクロック入力端子ＣＫの有効エッジを
ネガティブエッジとしたがポジティブエッジとしても良
い。

【００５２】さらに、遅延クロックとスイッチとの接続
関係は、図９及び図１１に示したものに限る必要はない
。

【００５３】また、本実施例では、非同期信号入力端子
２から与えられる非同期信号Ｓ２のエッジに対し時間的
に後でもっとも近いエッジを有する遅延クロックをもと
に、同期クロックを選択しているが、非同期信号Ｓ２の
エッジに対し時間的に前でもっとも近いエッジを有する
遅延クロックをもとに同期クロックを選択しても良いし
、前後関係なく時間的にもっとも近いエッジを有する遅
延クロックをもとに同期クロックを選択しても良い。

【００５４】さらに、本実施例では、リセット信号入力
端子４からのリセット信号Ｓ４をフリップフロップ２０
１ないし２０５のリセット入力端子Ｒに与えたが、リセ
ット信号入力端子４に代えてセット信号入力端子を設け
、この端子からのセット信号をフリップフロップ２０１
ないし２０５のセット入力端子に与えるようにしてもよ
く、この場合にも上記実施例と同様の効果を奏する。

【００５５】

【発明の効果】以上のように、請求項１記載の発明によ
れば、非同期入力信号に同期した同期クロックを発生す
る同期クロック発生回路において、遅延素子を直列に複
数個接続して構成され、基準クロックを遅延素子で順次
遅延させることにより複数の遅延クロックを生成する遅
延クロック生成回路と、非同期入力信号に応答して活性
化され、複数の遅延クロックそれぞれの制御によって、
所定の値を記憶する複数の記憶素子からなる記憶回路と
、複数の記憶素子の出力を制御信号として、複数の遅延
クロックの中から、非同期入力信号のエッジに時間的に
最も近いエッジを有するものを検出し、その検出結果に
応じて複数の遅延クロックの中から所望の遅延クロック
を選択し、これを同期クロックとして出力するクロック
選択回路とを設けたので、高周波クロック発生回路が不
要で、同期精度の高い同期クロック発生回路が得られる
という効果がある。

【００５６】また、請求項２記載の発明によれば、非同
期入力信号に同期した同期クロックを発生する同期クロ
ック発生回路において、遅延素子を直列に複数個接続し
て構成され、基準クロックを遅延素子で順次遅延させる
ことにより複数の遅延クロックを生成する遅延クロック
生成回路と、非同期入力信号の制御によって複数の遅延
クロックをそれぞれ記憶する複数の記憶素子からなる記
憶回路と、複数の記憶素子の出力を制御信号として、複
数の遅延クロックの中から、非同期入力信号のエッジに
時間的に最も近いエッジを有するものを検出し、その検
出結果に応じて複数の遅延クロックの中から所望の遅延
クロックを選択し、これを同期クロックとして出力する
クロック選択回路とを設けたので、高周波クロック発生
回路が不要で、同期精度の高い同期クロック発生回路が
得られるという効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す同期クロック発
生回路の回路図である。

【図２】図１に示す回路の動作を示すタイミングチャー
トである。

【図３】この発明の第２の実施例を示す同期クロック発
生回路の回路図である。

【図４】図１，図３のクロック選択回路の一構成例を示
す回路図である。

【図５】図４に示すクロック選択回路の構成要素である
フリップフロップ出力変化点検出回路の一構成例を示す
回路図である。

【図６】図３に示すクロック選択回路の他の構成例を示
す回路図である。

【図７】この発明の第３の実施例を示す同期クロック発
生回路の回路図である。

【図８】図７の回路の動作を示すタイミングチャートで
ある。

【図９】図７のクロック選択回路の一構成例を示す回路
図である。

【図１０】図９のクロック選択回路の構成要素であるフ
リップフロップ出力変化点検出回路の一構成例を示す回
路図である。

【図１１】図９のクロック選択回路の他の構成例を示す
回路図である。

【図１２】従来の同期クロック発生回路を示す回路図で
ある。

【図１３】図１２に示した回路の動作を示すタイミング
チャートである。

【符号の説明】

１　　基準クロック入力端子 ２　　非同期信号入力端子 ３　　同期クロック出力端子 ４　　リセット信号入力端子 ２０１〜２０５　　フリップフロップ ２１１〜２１５　　遅延素子 ２２１　　クロック選択回路 ３０１　　フリップフロップ出力変化点検出回路３１１
〜３１５　　スイッチ ３２１　　多入力ＯＲ回路 ４０１〜４０５　　一方の入力が反転されたＮＡＮＤ回
路５０１〜５０５　　ＮＡＮＤ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　非同期入力信号に同期した同期クロッ
   クを発生する同期クロック発生回路であって、遅延素子
   を直列に複数個接続して構成され、基準クロックを前記
   遅延素子で順次遅延させることにより複数の遅延クロッ
   クを生成する遅延クロック生成回路と、前記非同期入力
   信号に応答して活性化され、前記複数の遅延クロックそ
   れぞれの制御によって、所定の値を記憶する複数の記憶
   素子からなる記憶回路と、前記複数の記憶素子の出力を
   制御信号として、前記複数の遅延クロックの中から、前
   記非同期入力信号のエッジに時間的に最も近いエッジを
   有するものを検出し、その検出結果に応じて前記複数の
   遅延クロックの中から所望の遅延クロックを選択し、こ
   れを前記同期クロックとして出力するクロック選択回路
   とを備える同期クロック発生回路。
2. 【請求項２】　　非同期入力信号に同期した同期クロッ
   クを発生する同期クロック発生回路であって、遅延素子
   を直列に複数個接続して構成され、基準クロックを前記
   遅延素子で順次遅延させることにより複数の遅延クロッ
   クを生成する遅延クロック生成回路と、前記非同期入力
   信号の制御によって前記複数の遅延クロックをそれぞれ
   記憶する複数の記憶素子からなる記憶回路と、前記複数
   の記憶素子の出力を制御信号として、前記複数の遅延ク
   ロックの中から、前記非同期入力信号のエッジに時間的
   に最も近いエッジを有するものを検出し、その検出結果
   に応じて前記複数の遅延クロックの中から所望の遅延ク
   ロックを選択し、これを前記同期クロックとして出力す
   るクロック選択回路とを備える同期クロック発生回路。