JPH04109655A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04109655A JPH04109655A JP22783090A JP22783090A JPH04109655A JP H04109655 A JPH04109655 A JP H04109655A JP 22783090 A JP22783090 A JP 22783090A JP 22783090 A JP22783090 A JP 22783090A JP H04109655 A JPH04109655 A JP H04109655A
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- JP
- Japan
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- layer
- contact hole
- spin
- insulating film
- semiconductor device
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、スピンオングラス層を間に介した多層配線構
造を有するＭＯＳ型半導体装置及びその製造方法に関す
る。
造を有するＭＯＳ型半導体装置及びその製造方法に関す
る。
半導体装置の多層配線間を平坦化するために、スピンオ
ングラス（ＳＯＧ）層が用いられる。
ングラス（ＳＯＧ）層が用いられる。
例えば、第３図に示すように、半導体基板１上に絶縁層
であるＳｉＯ□層２が形成され、その上にＡｔ等からな
る配線パターン３が形成される。そして、配線パターン
３の上にＳｉＯ□層４が形成され、その上に、平坦化の
ための５００層５が形成される。
であるＳｉＯ□層２が形成され、その上にＡｔ等からな
る配線パターン３が形成される。そして、配線パターン
３の上にＳｉＯ□層４が形成され、その上に、平坦化の
ための５００層５が形成される。
そして、更に、その上にＳｉＯ□層６が形成され、この
ＳｉＯ□層６の上に、ＡＩ等からなる第２層の配線パタ
ーン７が形成される。上層の配線パターン７と下層の配
線パターン３とは、コンタクトホール８を通じて電気的
に接続される。
ＳｉＯ□層６の上に、ＡＩ等からなる第２層の配線パタ
ーン７が形成される。上層の配線パターン７と下層の配
線パターン３とは、コンタクトホール８を通じて電気的
に接続される。
上述のような多層配線構造において、５００層５は燐（
Ｐ）を含んでいる。
Ｐ）を含んでいる。
このため、コンタクトホール８を形成した時に、この５
００層５がコンタクトホール８の側壁に露出して、燐（
Ｐ）を含むガスを放出する。そして、従来、このガスに
より、上層の金属配線パターン７のカバレージ不良や腐
食が発生していた。
００層５がコンタクトホール８の側壁に露出して、燐（
Ｐ）を含むガスを放出する。そして、従来、このガスに
より、上層の金属配線パターン７のカバレージ不良や腐
食が発生していた。
本発明は、上述の問題点に鑑みてなされたものであり、
３００層がコンタクトホール内に露出した構造であって
も、ガスの放出を防止できる半導体装置の構造及び製造
方法を提供することを目的とする。
３００層がコンタクトホール内に露出した構造であって
も、ガスの放出を防止できる半導体装置の構造及び製造
方法を提供することを目的とする。
上記課題を解決するために、本発明の請求項１に記載の
発明は、スピンオングラス層を間に介した多層配線構造
を有するＭＯＳ型半導体装置において、 配線間を電気接続するためのコンタクトホールの側壁部
に、少なくとも上記スピンオングラス層の露出部を覆う
ように絶縁膜が形成されていることを特徴とするもので
ある。
発明は、スピンオングラス層を間に介した多層配線構造
を有するＭＯＳ型半導体装置において、 配線間を電気接続するためのコンタクトホールの側壁部
に、少なくとも上記スピンオングラス層の露出部を覆う
ように絶縁膜が形成されていることを特徴とするもので
ある。
また、本発明の請求項２に記載の発明は、スピンオング
ラス層を間に介した多層配線構造を有するＭＯＳ型半導
体装置の製造方法において、第１の配線パターン上に第
１の絶縁層を形成する工程と、 上記第１の絶縁層上にスピンオングラス層を形成する工
程と、 上記スピンオングラス層上に第２の絶縁層を形成する工
程と、 上記第２の絶縁層、上記スピンオングラス層及び上記第
１の絶縁層にコンタクトホールを形成する工程と、 少なくとも上記コンタクトホール内部に絶縁膜を形成す
る工程と、 上記絶縁膜をバターニングして、上記コンタクトホール
底部の上記絶縁膜を除去するとともに、上記コンタクト
ホールの側壁部の少なくとも上記スピンオングラス層の
露出部分を覆うように上記絶縁膜を残す工程と、 上記コンタクトホールを含む部分に第２の配線パターン
を形成する工程とを有するものである。
ラス層を間に介した多層配線構造を有するＭＯＳ型半導
体装置の製造方法において、第１の配線パターン上に第
１の絶縁層を形成する工程と、 上記第１の絶縁層上にスピンオングラス層を形成する工
程と、 上記スピンオングラス層上に第２の絶縁層を形成する工
程と、 上記第２の絶縁層、上記スピンオングラス層及び上記第
１の絶縁層にコンタクトホールを形成する工程と、 少なくとも上記コンタクトホール内部に絶縁膜を形成す
る工程と、 上記絶縁膜をバターニングして、上記コンタクトホール
底部の上記絶縁膜を除去するとともに、上記コンタクト
ホールの側壁部の少なくとも上記スピンオングラス層の
露出部分を覆うように上記絶縁膜を残す工程と、 上記コンタクトホールを含む部分に第２の配線パターン
を形成する工程とを有するものである。
Ｃ作用）
本発明においては、眉間絶縁膜に用いるスピンオングラ
ス層のコンタクトホール側壁部分での露出部分を絶縁膜
で覆って、ガスの放出を防止しているので、上層の配線
パターンのカバレージ改ＩＦ及び腐食の防止が可能とな
る。
ス層のコンタクトホール側壁部分での露出部分を絶縁膜
で覆って、ガスの放出を防止しているので、上層の配線
パターンのカバレージ改ＩＦ及び腐食の防止が可能とな
る。
以下、本発明の実施例を第１図及び第２図を参照して説
明する。
明する。
まず、第２図（ａ＞に示すように、半導体基板１ 上１
：形成シタ５ｉｏｚＮｉ ２上ニ、第１層Ａ］配ｗＡ３
を、スパッタリング法を用いて３０００〜８０００人程
度に形成し、エフ加工技術を用いてパターニングする。
：形成シタ５ｉｏｚＮｉ ２上ニ、第１層Ａ］配ｗＡ３
を、スパッタリング法を用いて３０００〜８０００人程
度に形成し、エフ加工技術を用いてパターニングする。
次いで、絶縁層であるＳｉＯ□層４を、プラズマＣＶＤ
法で、２０００〜５０００人程度に形成し、エフ上に、
絶縁性被膜材である３００層５を、ＳＯＧ塗布形成法に
より、２０００〜８０００人程度に形成するエフして、
更に、その上に５ｉＯｚ層６を２０００〜６０００人程
度形成する。
法で、２０００〜５０００人程度に形成し、エフ上に、
絶縁性被膜材である３００層５を、ＳＯＧ塗布形成法に
より、２０００〜８０００人程度に形成するエフして、
更に、その上に５ｉＯｚ層６を２０００〜６０００人程
度形成する。
エフる後、微細加工技術を用いて、コンタクトホール８
を、ＳｉＯ□層６．５００層５及びＳｉ０２層４に形成
する。
を、ＳｉＯ□層６．５００層５及びＳｉ０２層４に形成
する。
次いで、コンタクトホール８の内部を覆うように、Ｓｉ
ｎ、、ＰＳＧ又はＢＰＳＧからなる絶縁膜１０を、気相
成長法により、２０００〜６０００人程度に形成するエ 次いで、第２図（ｂ）に示すように、第１層ＡＩ配線３
との間にオーミックコンタクトをとるために、ＲＩＥ等
の異方性エツチング技術を用いて、コンタクトホール８
の底部に第１層ＡＩ配線３が露出するまで絶縁膜１０を
除去する。この時、コンタクトホール８の側壁部には、
２０００〜３０００Å以上の絶縁膜１０が残って、８０
０層５の露出部分を覆う構造にする。
ｎ、、ＰＳＧ又はＢＰＳＧからなる絶縁膜１０を、気相
成長法により、２０００〜６０００人程度に形成するエ 次いで、第２図（ｂ）に示すように、第１層ＡＩ配線３
との間にオーミックコンタクトをとるために、ＲＩＥ等
の異方性エツチング技術を用いて、コンタクトホール８
の底部に第１層ＡＩ配線３が露出するまで絶縁膜１０を
除去する。この時、コンタクトホール８の側壁部には、
２０００〜３０００Å以上の絶縁膜１０が残って、８０
０層５の露出部分を覆う構造にする。
その後、第１図に示すように、第２層目のＡＩ配線７を
、スパッタリング法で５ｏｏｏ〜１００００人程度形成
し、パターニングを行う。
、スパッタリング法で５ｏｏｏ〜１００００人程度形成
し、パターニングを行う。
このように構成することにより、第１図に示すように、
コンタクトホール８内の８００層５の露出部分が絶縁膜
１０によって覆われるので、例えば燐（Ｐ）を含むガス
が８００層５から放出されることを防止でき、上層のＡ
Ｉ配線７のカバレージ不良や腐食を防止することができ
る。
コンタクトホール８内の８００層５の露出部分が絶縁膜
１０によって覆われるので、例えば燐（Ｐ）を含むガス
が８００層５から放出されることを防止でき、上層のＡ
Ｉ配線７のカバレージ不良や腐食を防止することができ
る。
［発明の効果〕
以上説明したように、本発明によれば、配線間のコンタ
クトホールを形成する時に、そのコンタクトホール内に
露出したスピンオングラス層を絶縁膜で覆って、ガスの
放出を防止しているので、コンタクトホール部分に形成
される上層配線パターンのカバレージ不良や腐食を防止
することができる。
クトホールを形成する時に、そのコンタクトホール内に
露出したスピンオングラス層を絶縁膜で覆って、ガスの
放出を防止しているので、コンタクトホール部分に形成
される上層配線パターンのカバレージ不良や腐食を防止
することができる。
このため、多層配線構造の半導体装置におけるコンタク
トホール形成が容易にでき、且つ、信軌性の高い半導体
装置を提供することができる。
トホール形成が容易にでき、且つ、信軌性の高い半導体
装置を提供することができる。
第１図は本発明の一実施例による半導体装置の断面図、
第２図（ａ）及び（ｂ）は上記半導体装置の製造方法を
示す断面図、第３図は従来の半導体装置の断面図である
。 なお、図面に用いた符号において、 １ ・・・・・・・・・ 半導体基板 ２．４．６ ・・・ ＳｔＯ□層 ３ ・・・・・・・・・ 第１層配線 ５ ・・・・・・・・・ ＳＯＣ層 ７ ・・・・・・・・・ 第２層配線 ８ ・・・・・・・・・ コンタクトホール絶縁膜 である。
第２図（ａ）及び（ｂ）は上記半導体装置の製造方法を
示す断面図、第３図は従来の半導体装置の断面図である
。 なお、図面に用いた符号において、 １ ・・・・・・・・・ 半導体基板 ２．４．６ ・・・ ＳｔＯ□層 ３ ・・・・・・・・・ 第１層配線 ５ ・・・・・・・・・ ＳＯＣ層 ７ ・・・・・・・・・ 第２層配線 ８ ・・・・・・・・・ コンタクトホール絶縁膜 である。
Claims (2)
- （１）スピンオングラス層を間に介した多層配線構造を
有するＭＯＳ型半導体装置において、配線間を電気接続
するためのコンタクトホールの側壁部に、少なくとも上
記スピンオングラス層の露出部を覆うように絶縁膜が形
成されていることを特徴とする半導体装置。 - （２）スピンオングラス層を間に介した多層配線構造を
有するＭＯＳ型半導体装置の製造方法において、 第１の配線パターン上に第１の絶縁層を形成する工程と
、 上記第１の絶縁層上にスピンオングラス層を形成する工
程と、 上記スピンオングラス層上に第２の絶縁層を形成する工
程と、 上記第２の絶縁層、上記スピンオングラス層及び上記第
１の絶縁層にコンタクトホールを形成する工程と、 少なくとも上記コンタクトホール内部に絶縁膜を形成す
る工程と、 上記絶縁膜をパターニングして、上記コンタクトホール
底部の上記絶縁膜を除去するとともに、上記コンタクト
ホールの側壁部の少なくとも上記スピンオングラス層の
露出部分を覆うように上記絶縁膜を残す工程と、 上記コンタクトホールを含む部分に第２の配線パターン
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22783090A JPH04109655A (ja) | 1990-08-29 | 1990-08-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22783090A JPH04109655A (ja) | 1990-08-29 | 1990-08-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109655A true JPH04109655A (ja) | 1992-04-10 |
Family
ID=16867042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22783090A Pending JPH04109655A (ja) | 1990-08-29 | 1990-08-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616960A (en) * | 1993-07-05 | 1997-04-01 | Sony Corporation | Multilayered interconnection substrate having a resin wall formed on side surfaces of a contact hole |
-
1990
- 1990-08-29 JP JP22783090A patent/JPH04109655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616960A (en) * | 1993-07-05 | 1997-04-01 | Sony Corporation | Multilayered interconnection substrate having a resin wall formed on side surfaces of a contact hole |
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