JPH04111297A - スタティック・ランダム・アクセス・メモリセル - Google Patents
スタティック・ランダム・アクセス・メモリセルInfo
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- JPH04111297A JPH04111297A JP2229766A JP22976690A JPH04111297A JP H04111297 A JPH04111297 A JP H04111297A JP 2229766 A JP2229766 A JP 2229766A JP 22976690 A JP22976690 A JP 22976690A JP H04111297 A JPH04111297 A JP H04111297A
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- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置に関し、特に、スタティッ
ク・ランダム・アクセス・メモリ （以下、ｒｓＲＡＭ
Ｊと呼ぶ。）に用いるメモリセルに関するものである。
ク・ランダム・アクセス・メモリ （以下、ｒｓＲＡＭ
Ｊと呼ぶ。）に用いるメモリセルに関するものである。
第４図は、従来のＳＲＡＭのメモリセルの構成を示す回
路図である。従来のＳＲＡＭセルは、第４図に示すよう
に、第１のＮチャンネルトランジスタ８１のゲート８１
ａと第４のＮチャンネルトランジスタ８４のゲート８４
ａが選択線８５に接続され、これら第１および第４のＮ
チャンネルトランジスタ８１．８４の各ドレイン８１ｂ
、８４ｂが２つの続出し線（書き込み線を兼ねる）８６
８７にそれぞれ接続されている。また第１のＮチャンネ
ルトランジスタ８１のソース８１ｃは第２のＮチャンネ
ルトランジスタ８２のドレイン８２ｂおよび第３のＮチ
ャン２、ルトランジスタ８３のゲー）８３ａに接続され
ており、第４のＮチャンネルトランジスタ８４のソース
８４ｃは第３のＮチャンネルトランジスタ８３のドレイ
ン８３ｂおよび第２のＮチャンネルトランジスタ８２の
ゲート８２ａに接続されている。第２および第３のＮチ
ャン２ルトランジスタ８２．８３の各ソース８２Ｃ１８
３Ｃは接地されている。さらに、Ｎ ’ａ ｖＡ８８と
第２のＮチャンネルトランジスタ８２のドレイン８２ｂ
との間には第１のインピーダンス素子８９が接続されて
おり、電ｆｉＬ’ｉ８８と第３のＮチャンネルトランジ
スタ８３のドレイン８３ｂとの間には第２のインピーダ
ンス素子９０が接続されている。
路図である。従来のＳＲＡＭセルは、第４図に示すよう
に、第１のＮチャンネルトランジスタ８１のゲート８１
ａと第４のＮチャンネルトランジスタ８４のゲート８４
ａが選択線８５に接続され、これら第１および第４のＮ
チャンネルトランジスタ８１．８４の各ドレイン８１ｂ
、８４ｂが２つの続出し線（書き込み線を兼ねる）８６
８７にそれぞれ接続されている。また第１のＮチャンネ
ルトランジスタ８１のソース８１ｃは第２のＮチャンネ
ルトランジスタ８２のドレイン８２ｂおよび第３のＮチ
ャン２、ルトランジスタ８３のゲー）８３ａに接続され
ており、第４のＮチャンネルトランジスタ８４のソース
８４ｃは第３のＮチャンネルトランジスタ８３のドレイ
ン８３ｂおよび第２のＮチャンネルトランジスタ８２の
ゲート８２ａに接続されている。第２および第３のＮチ
ャン２ルトランジスタ８２．８３の各ソース８２Ｃ１８
３Ｃは接地されている。さらに、Ｎ ’ａ ｖＡ８８と
第２のＮチャンネルトランジスタ８２のドレイン８２ｂ
との間には第１のインピーダンス素子８９が接続されて
おり、電ｆｉＬ’ｉ８８と第３のＮチャンネルトランジ
スタ８３のドレイン８３ｂとの間には第２のインピーダ
ンス素子９０が接続されている。
以上のように構成された従来のメモリセルにビット情報
を書き込む場合、先ず選択ｖＡ８５をＩ］レレベにする
ことによりこの図に示すメモリセルが選択され、２木の
読出し線（書き込み線）８６８７の一方をＩ−（レベル
、他方をＬレベルにすることによりこのメモリセルにビ
ット情報が書き込まれる。
を書き込む場合、先ず選択ｖＡ８５をＩ］レレベにする
ことによりこの図に示すメモリセルが選択され、２木の
読出し線（書き込み線）８６８７の一方をＩ−（レベル
、他方をＬレベルにすることによりこのメモリセルにビ
ット情報が書き込まれる。
ここで読出し線（書き込み線）８６をＬレベル、読出し
線（書き込み線）８７をＨレベルとした場合について説
明する。先ず選択紙８５がＨレベルとなることにより第
１および第４のトランジスタ８１．８４がオン状態とな
り、この状態において読出し線（Ｖき込み線）８６がＬ
レベル、読出し＆？ｔ（書き込み線）８７がＨレベルと
なるとＡ点が１（レベルとなり、これにより第２のトラ
ンジスタ８２がオン状態となり、これによりＢ点がこの
トランジスタ８２を介して接地された状態となってＢ点
がＬレベルとなる。このＢ点がＬレベルとなることによ
り第３のトランジスタ８３はオフ状態となる。この状態
で選択線８５がＬレベルに戻ると、第１および第４のト
ランジスタ８１．８４がオフ状態となり、Ａ点がＨレベ
ル、Ｂ点がＬレベルの状態に保持される。ここで第１お
よび第２のインピーダンス素子８９．９０は、各トラン
ジスタのリーク電流により上記のメモリ状態（Ａ点とＢ
点の一方がＨレベル、他方がＬレベルとなった状態）が
時間の経過とともに変化してしまうことを防止するため
に、各トランジスタのリーク電流分だけ電源線８８から
電流を補給するためのものであり、例えばテラオーム程
度の高インピーダンス素子が用いられる。尚、上記説明
とは逆にＡ点をＬレベル、Ｂ点をＨレベルの状態にする
ためには、上記説明とは逆に読出し線（書き込み線）８
６をＨレベル、読出し線（書き込み線）８７をＬレベル
として書込み動作を行なえばよい。
線（書き込み線）８７をＨレベルとした場合について説
明する。先ず選択紙８５がＨレベルとなることにより第
１および第４のトランジスタ８１．８４がオン状態とな
り、この状態において読出し線（Ｖき込み線）８６がＬ
レベル、読出し＆？ｔ（書き込み線）８７がＨレベルと
なるとＡ点が１（レベルとなり、これにより第２のトラ
ンジスタ８２がオン状態となり、これによりＢ点がこの
トランジスタ８２を介して接地された状態となってＢ点
がＬレベルとなる。このＢ点がＬレベルとなることによ
り第３のトランジスタ８３はオフ状態となる。この状態
で選択線８５がＬレベルに戻ると、第１および第４のト
ランジスタ８１．８４がオフ状態となり、Ａ点がＨレベ
ル、Ｂ点がＬレベルの状態に保持される。ここで第１お
よび第２のインピーダンス素子８９．９０は、各トラン
ジスタのリーク電流により上記のメモリ状態（Ａ点とＢ
点の一方がＨレベル、他方がＬレベルとなった状態）が
時間の経過とともに変化してしまうことを防止するため
に、各トランジスタのリーク電流分だけ電源線８８から
電流を補給するためのものであり、例えばテラオーム程
度の高インピーダンス素子が用いられる。尚、上記説明
とは逆にＡ点をＬレベル、Ｂ点をＨレベルの状態にする
ためには、上記説明とは逆に読出し線（書き込み線）８
６をＨレベル、読出し線（書き込み線）８７をＬレベル
として書込み動作を行なえばよい。
次に、Ａ点がＨレベル、Ｂ点がＬレベルに保持されたメ
モリ状態を読み出すには、選択ｖＡ８５をＨレベルとす
ることにより第１および第４のトランジスタ８１．８４
がオン状態となり、Ａ点がＨレベル、Ｂ点がＬレベルの
メモリ状態にあることが読出し線８６．８７を介して読
み出される。またＡ点がＬレベル、Ｂ点がＨレベルの状
態にある場合も同様である。
モリ状態を読み出すには、選択ｖＡ８５をＨレベルとす
ることにより第１および第４のトランジスタ８１．８４
がオン状態となり、Ａ点がＨレベル、Ｂ点がＬレベルの
メモリ状態にあることが読出し線８６．８７を介して読
み出される。またＡ点がＬレベル、Ｂ点がＨレベルの状
態にある場合も同様である。
以上のようなメモリセルを格子上に多数配列することに
より、メモリが構成され、また選択線と続出し線（書き
込み線）とにより任意のメモリセルをアクセスすること
が可能となる。
より、メモリが構成され、また選択線と続出し線（書き
込み線）とにより任意のメモリセルをアクセスすること
が可能となる。
上記のような機構を備えた従来のＳＲＡＭセルでは、一
つのセルあたり最低４個のトランジスタが必要であり、
またこの４個のトランジスタとも読出し線のドライブに
関与するため、読出し線のドライブ能力を確保する必要
からこの４個のトランジスタとも基板上に形成する必要
がある。このため、従来のＳＲＡＭセルでは、その面積
が大きくなってしまい集積度を向上させることができな
いという問題がある。
つのセルあたり最低４個のトランジスタが必要であり、
またこの４個のトランジスタとも読出し線のドライブに
関与するため、読出し線のドライブ能力を確保する必要
からこの４個のトランジスタとも基板上に形成する必要
がある。このため、従来のＳＲＡＭセルでは、その面積
が大きくなってしまい集積度を向上させることができな
いという問題がある。
本発明は、上記事情に基づいてなされたものであり、基
板上に形成する必要のあるトランジスタの数を減らし、
これにより集積度を向上させることのできるスタティッ
ク・ランダム・アクセス・メモリセルを提供することを
目的をする。
板上に形成する必要のあるトランジスタの数を減らし、
これにより集積度を向上させることのできるスタティッ
ク・ランダム・アクセス・メモリセルを提供することを
目的をする。
上記の目的を達成するための本発明は、ドレインが読出
し線に接続されるとともにゲートが選択線に接続された
第１のトランジスタと、ドレインが前記第１のトランジ
スタのソースに接続されるとともにソースが接地された
第２のトランジスタと、ゲートが前記第１のトランジス
タのソースに接続されるとともにドレインが前記第２の
トランジスタのゲートに接続され、さらにソースが接地
された第３のトランジスタと、電源線と前記第２のトラ
ンジスタのドレインとの間に接続された第１のインピー
ダンス素子と、電ｔＸ線と前記第３のトランジスタのド
レインとの間に接続された第２のインピーダンス素子か
らなることを特徴とするものである。
し線に接続されるとともにゲートが選択線に接続された
第１のトランジスタと、ドレインが前記第１のトランジ
スタのソースに接続されるとともにソースが接地された
第２のトランジスタと、ゲートが前記第１のトランジス
タのソースに接続されるとともにドレインが前記第２の
トランジスタのゲートに接続され、さらにソースが接地
された第３のトランジスタと、電源線と前記第２のトラ
ンジスタのドレインとの間に接続された第１のインピー
ダンス素子と、電ｔＸ線と前記第３のトランジスタのド
レインとの間に接続された第２のインピーダンス素子か
らなることを特徴とするものである。
ここで、前記第１および第２のインピーダンス素子とし
ては、例えばトランジスタや高抵抗ロード等が用いられ
る。
ては、例えばトランジスタや高抵抗ロード等が用いられ
る。
本発明は上記構成により、このメモリセルをアクセスす
る際に読出し線のドライブに関与するトランジスタは前
記第１のトランジスタおよび前記第２のトランジスタの
２個のみとなり、この２個のトランジスタのみを基板上
に形成すればよい。
る際に読出し線のドライブに関与するトランジスタは前
記第１のトランジスタおよび前記第２のトランジスタの
２個のみとなり、この２個のトランジスタのみを基板上
に形成すればよい。
また、前記第３のトランジスタはこのメモリセルのメモ
リ状態を安定に保持する役割を有しており、この第３の
トランジスタはデータの読み出しには関与しないのでド
ライブ能力は要求されない。したがって、この第３のト
ランジスタは基板上に形成する必要がなく、基板上に形
成された回路の上に積層して形成することができる。こ
のように基板上に形成する必要のあるトランジスタは各
メモリセルあたり２個で済むため、その分集積度を増す
ことができ、メモリの大容量化をはかることができる。
リ状態を安定に保持する役割を有しており、この第３の
トランジスタはデータの読み出しには関与しないのでド
ライブ能力は要求されない。したがって、この第３のト
ランジスタは基板上に形成する必要がなく、基板上に形
成された回路の上に積層して形成することができる。こ
のように基板上に形成する必要のあるトランジスタは各
メモリセルあたり２個で済むため、その分集積度を増す
ことができ、メモリの大容量化をはかることができる。
以下、本発明の１実施例について第１図乃至第３図を参
照して説明する。
照して説明する。
第１図は本発明のＳＲＡＭセルの構成を表した回路図で
ある。
ある。
第１のＮチャンネルトランジスタ１１のドレインｌｌｂ
は読出し線１６に接続されており、この第１のＮチャン
ネルトランジスタ１１のゲート１１ａは選択線１５に接
続されている。また、この第１のＮチャンネルトランジ
スタ１１のソース１１Ｃは第２のＮチャンネルトランジ
スタ１２のドレイン１２ｂおよび第３のＮチャンネルト
ランジスタ１３のゲート１３ａに接続されている。第２
のＮチャンネルトランジスタ１２のゲート１２ａは第３
のＮチャンネルトランジスタ１３のドレイン１３ｂと接
続されている。また、これら第２および第３のトランジ
スタ１２．１３の各ソース１２ｃ、１３ｃは接地されて
いる。さらに電源線１８と第２のトランジスタ１２のド
レイン１２ｂとの間には第１の高インピーダンス素子１
９が接続されており、電源線１８と第３のトランジスタ
１３のドレイン１３ｂとの間には高インピーダンス素子
２０が接続されている。
は読出し線１６に接続されており、この第１のＮチャン
ネルトランジスタ１１のゲート１１ａは選択線１５に接
続されている。また、この第１のＮチャンネルトランジ
スタ１１のソース１１Ｃは第２のＮチャンネルトランジ
スタ１２のドレイン１２ｂおよび第３のＮチャンネルト
ランジスタ１３のゲート１３ａに接続されている。第２
のＮチャンネルトランジスタ１２のゲート１２ａは第３
のＮチャンネルトランジスタ１３のドレイン１３ｂと接
続されている。また、これら第２および第３のトランジ
スタ１２．１３の各ソース１２ｃ、１３ｃは接地されて
いる。さらに電源線１８と第２のトランジスタ１２のド
レイン１２ｂとの間には第１の高インピーダンス素子１
９が接続されており、電源線１８と第３のトランジスタ
１３のドレイン１３ｂとの間には高インピーダンス素子
２０が接続されている。
上記のように構成されたＳＲＡＭセルにデータを書き込
む際は、先ず選択線１５を電源レベルＶｃｃとし、つい
で読出し線（書き込み線）１６をＨレベルもしくはＬレ
ベルとすることにより、Ａ点もしくはＢ点のいずれが一
方が■］レベル、他方がＬレベルとなる。ここでＡ点を
Ｈレベル、Ｂ点をＬレベルとするには、読出しｖＡ（書
き込み線）１６をＬレベルとすればよい。読出し線（書
き込み線）１６でＬレベルとするとＢ点がＬレベルとな
り第３のトランジスタ１３がオフ状態となり、したがっ
てＡ点がＨレベルとなり、このＨレベルの電圧が第２の
トランジスタのゲート１２ａに印加されて第２のトラン
ジスタ１２がオン状態となり、したがってこの第２のト
ランジスタ１２を介してＢ点が接地された状態となりＢ
点がＬレベルに保持される。同様にしてＡ点をＬレベル
、Ｂ点を１ルベルとするには読出し線（書き込み線）１
６をＨレベルとすればよい。
む際は、先ず選択線１５を電源レベルＶｃｃとし、つい
で読出し線（書き込み線）１６をＨレベルもしくはＬレ
ベルとすることにより、Ａ点もしくはＢ点のいずれが一
方が■］レベル、他方がＬレベルとなる。ここでＡ点を
Ｈレベル、Ｂ点をＬレベルとするには、読出しｖＡ（書
き込み線）１６をＬレベルとすればよい。読出し線（書
き込み線）１６でＬレベルとするとＢ点がＬレベルとな
り第３のトランジスタ１３がオフ状態となり、したがっ
てＡ点がＨレベルとなり、このＨレベルの電圧が第２の
トランジスタのゲート１２ａに印加されて第２のトラン
ジスタ１２がオン状態となり、したがってこの第２のト
ランジスタ１２を介してＢ点が接地された状態となりＢ
点がＬレベルに保持される。同様にしてＡ点をＬレベル
、Ｂ点を１ルベルとするには読出し線（書き込み線）１
６をＨレベルとすればよい。
次に、このＳＲＡＭセルのメモリ状態を読み出すには、
選択線１５に接地レベルＧＮＤと電源レベルＶｃｃとの
中間レベルの電圧を印加する。これによりＢ点がＨレベ
ルがＬレベルに応じて続出し線１６にそれぞれＨレベル
、Ｌレベルの信号が現われ、このＳ ＲＡＭセルのメモ
リ状態の読み出しが行われる。
選択線１５に接地レベルＧＮＤと電源レベルＶｃｃとの
中間レベルの電圧を印加する。これによりＢ点がＨレベ
ルがＬレベルに応じて続出し線１６にそれぞれＨレベル
、Ｌレベルの信号が現われ、このＳ ＲＡＭセルのメモ
リ状態の読み出しが行われる。
第１図に示すようなＳＲＡＭセルを構成することにより
、読出し線１６のドライブには２個のトランジスタ、即
ち第１および第２のトランジスタ１１．１２のみが関与
し、第３のトランジスタ１３はこのメモリセルのメモリ
状態を安定に保持する役割を有するのみであって、続出
し線１６のドライブには関与しないこととなる。したが
って、基板上には第１および第２のトランジスタ１１】
２のみ形成すればよく、第３のトランジスタ１３はその
上に積層させて形成することが可能であり、これにより
各メモリセルが占有する面積を小さくすることが可能と
なる。
、読出し線１６のドライブには２個のトランジスタ、即
ち第１および第２のトランジスタ１１．１２のみが関与
し、第３のトランジスタ１３はこのメモリセルのメモリ
状態を安定に保持する役割を有するのみであって、続出
し線１６のドライブには関与しないこととなる。したが
って、基板上には第１および第２のトランジスタ１１】
２のみ形成すればよく、第３のトランジスタ１３はその
上に積層させて形成することが可能であり、これにより
各メモリセルが占有する面積を小さくすることが可能と
なる。
第２図は、第１図に示した第１および第２のインピーダ
ンス素子の一例としてＰチャンネルトランジスタを用い
た例を示した回路図である。第１図に示したものと同一
の残油を有するものには第１図で用いた符号と同一の符
号を用いることにより、その詳細な説明を省略する。
ンス素子の一例としてＰチャンネルトランジスタを用い
た例を示した回路図である。第１図に示したものと同一
の残油を有するものには第１図で用いた符号と同一の符
号を用いることにより、その詳細な説明を省略する。
この回路では第１図に示す第１および第２のインピーダ
ンス素子１９．２０の例として第１および第２のＰチャ
ンネルトランジスタ３９．４０が用いられており、これ
は、ＣＭＯ３型のＳＲＡＭメモリに適した構成である。
ンス素子１９．２０の例として第１および第２のＰチャ
ンネルトランジスタ３９．４０が用いられており、これ
は、ＣＭＯ３型のＳＲＡＭメモリに適した構成である。
これら第１および第２のＰトランジスタ３９．４０のソ
ース３９ｃ４０Ｃは電源線１８に接続されており、また
第１および第２のＰチャンネルトランジスタ３９．４０
の各ドレイン３９ｂ、４０ｂは、それぞれ第２および第
３のＮチャンネルトランジスタ１２．１３の各ドレイン
１２ｂ、１３ｂに接続されている。
ース３９ｃ４０Ｃは電源線１８に接続されており、また
第１および第２のＰチャンネルトランジスタ３９．４０
の各ドレイン３９ｂ、４０ｂは、それぞれ第２および第
３のＮチャンネルトランジスタ１２．１３の各ドレイン
１２ｂ、１３ｂに接続されている。
また、これら第１および第２のＰチャンネルトランジス
タ３９．４０の各ゲート３９ａ、４０ａはそれぞれ第２
および第３のＮチャンネルトランジスタ１２．１３の各
ゲート１２ａ、１３ａに接続されている。
タ３９．４０の各ゲート３９ａ、４０ａはそれぞれ第２
および第３のＮチャンネルトランジスタ１２．１３の各
ゲート１２ａ、１３ａに接続されている。
上記のように構成すると、例えばＡ点がＨレベル、Ｂ点
がＬレベルにあるとき、Ｂ点に関しては、第１のＰチャ
ンネルトランジスタ３９はオフ状態となるとともに第２
のＮチャンネルトランジスタ１２がオン状態となってい
るためＢ点のしレベルが保持され、Ａ点に関しては第２
のＰチャンネルトランジスタ４０がオン状態となるとと
もに第３のＮチャンネルトランジスタがオフ状態となり
、Ａ点のＨレベルが保持される。
がＬレベルにあるとき、Ｂ点に関しては、第１のＰチャ
ンネルトランジスタ３９はオフ状態となるとともに第２
のＮチャンネルトランジスタ１２がオン状態となってい
るためＢ点のしレベルが保持され、Ａ点に関しては第２
のＰチャンネルトランジスタ４０がオン状態となるとと
もに第３のＮチャンネルトランジスタがオフ状態となり
、Ａ点のＨレベルが保持される。
上記第２図に示した構成においても読出し線１６のドラ
イブに関与するトランジスタは第１および第２のＮチャ
ンネルトランジスタ１１．１２のみである。他のトラン
ジスタ１３，３９．４０はこのメモリセルに記憶された
データを安定に保持するのに寄与するものであって、ポ
リシリコン・トランジスタ等のＳＯ１構造のトランジス
タを採用することが可能である。
イブに関与するトランジスタは第１および第２のＮチャ
ンネルトランジスタ１１．１２のみである。他のトラン
ジスタ１３，３９．４０はこのメモリセルに記憶された
データを安定に保持するのに寄与するものであって、ポ
リシリコン・トランジスタ等のＳＯ１構造のトランジス
タを採用することが可能である。
第３図は第１図に示した第１および第２のインピーダン
ス素子の一例として高抵抗ロードを用いた例を示した回
路図である。第２図の場合と同様、第１図に示したもの
と同一の機能を有するものには第１図で用いた符号と同
一の符号を用いることにより、その詳細な説明を省略す
る。
ス素子の一例として高抵抗ロードを用いた例を示した回
路図である。第２図の場合と同様、第１図に示したもの
と同一の機能を有するものには第１図で用いた符号と同
一の符号を用いることにより、その詳細な説明を省略す
る。
この回路は、第１図に示す第１および第２のインピーダ
ンス素子１９．２０の例として、それぞれ第１および第
２の高抵抗ロード５９．６０を用いており、高抵抗ロー
ド型ＳＲＡＭ・セルに適した回路である。第３のＮチャ
ンネルトランジスタ１３、及び第１および第２の高抵抗
ロード５９６０はデータを安定に保持するのに寄与する
ものであり、それぞれポリシリコントランジスタ、及び
ポリシリコン抵抗を採用することが可能である。
ンス素子１９．２０の例として、それぞれ第１および第
２の高抵抗ロード５９．６０を用いており、高抵抗ロー
ド型ＳＲＡＭ・セルに適した回路である。第３のＮチャ
ンネルトランジスタ１３、及び第１および第２の高抵抗
ロード５９６０はデータを安定に保持するのに寄与する
ものであり、それぞれポリシリコントランジスタ、及び
ポリシリコン抵抗を採用することが可能である。
以上説明したように本発明によれば、読出し線のドライ
ブに関与するトランジスタを２個に減少したことにより
、面積を小さくしてメモリの大容量化を実現することが
できるＳＲＡＭセルを提供することができる。
ブに関与するトランジスタを２個に減少したことにより
、面積を小さくしてメモリの大容量化を実現することが
できるＳＲＡＭセルを提供することができる。
第１図は本発明のＳＲＡＭセルの構成を表した回路図、
第２図はインピーダンス素子の一例としてＰチャンネル
トランジスタを用いた例を示した回路図、第３図はイン
ピーダンス素子の一例として高抵抗ロードを用いた例を
示した回路図、第４図は従来のＳＲＡＭセルの構成を示
す回路図である。 １１ ・・ ２ ・・・ ３ ・・ ６ ・・・ ９．２ 第１のトランジスタ、 第２のトランジスタ、 第３のトランジスタ、１５・・・選択線、続出し線、１
８・・・電源線・ ０・・・インピーダンス素子、 ０・・・Ｐチャンフル１−ランジスタ、０・・・高抵抗
ロード。
第２図はインピーダンス素子の一例としてＰチャンネル
トランジスタを用いた例を示した回路図、第３図はイン
ピーダンス素子の一例として高抵抗ロードを用いた例を
示した回路図、第４図は従来のＳＲＡＭセルの構成を示
す回路図である。 １１ ・・ ２ ・・・ ３ ・・ ６ ・・・ ９．２ 第１のトランジスタ、 第２のトランジスタ、 第３のトランジスタ、１５・・・選択線、続出し線、１
８・・・電源線・ ０・・・インピーダンス素子、 ０・・・Ｐチャンフル１−ランジスタ、０・・・高抵抗
ロード。
Claims (3)
- （１）ドレインが読出し線に接続されるとともにゲート
が選択線に接続された第１のトランジスタと、ドレイン
が前記第１のトランジスタのソースに接続されるととも
にソースが接地された第２のトランジスタと、ゲートが
前記第１のトランジスタのソースに接続されるとともに
ドレインが前記第２のトランジスタのゲートに接続され
、さらにソースが接地された第３のトランジスタと、電
源線と前記第２のトランジスタのドレインとの間に接続
された第１のインピーダンス素子と、電源線と前記第３
のトランジスタのドレインとの間に接続された第２のイ
ンピーダンス素子からなることを特徴とするスタティッ
ク・ランダム・アクセス・メモリセル。 - （２）前記第１および第２のインピーダンス素子がトラ
ンジスタであることを特徴とする請求項１記載のスタテ
ィック・ランダム・アクセス・メモリセル。 - （３）前記第１および第２のインピーダンス素子が高抵
抗ロードであることを特徴とする請求項１記載のスタテ
ィック・ランダム・アクセス・メモリセル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229766A JPH04111297A (ja) | 1990-08-30 | 1990-08-30 | スタティック・ランダム・アクセス・メモリセル |
| US07/751,535 US5305258A (en) | 1990-08-30 | 1991-08-29 | Semiconductor memory and memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229766A JPH04111297A (ja) | 1990-08-30 | 1990-08-30 | スタティック・ランダム・アクセス・メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111297A true JPH04111297A (ja) | 1992-04-13 |
Family
ID=16897340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229766A Pending JPH04111297A (ja) | 1990-08-30 | 1990-08-30 | スタティック・ランダム・アクセス・メモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305258A (ja) |
| JP (1) | JPH04111297A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3208624B2 (ja) * | 1993-11-25 | 2001-09-17 | ソニー株式会社 | 半導体記憶装置 |
| JP2003168287A (ja) * | 2001-07-24 | 2003-06-13 | Toshiba Corp | メモリモジュール、メモリシステム、および、データ転送方法 |
| US7660342B2 (en) * | 2005-05-04 | 2010-02-09 | Stmicroelectronics (Rousset) Sas | Digital receiver device based on an input comparator |
| US7369422B2 (en) * | 2006-02-23 | 2008-05-06 | Laurence Hager Cooke | Serial content addressable memory |
| US8085567B2 (en) * | 2006-02-23 | 2011-12-27 | Cooke Laurence H | Iterative serial content addressable memory |
| US9911470B2 (en) | 2011-12-15 | 2018-03-06 | Nvidia Corporation | Fast-bypass memory circuit |
| CN103632712A (zh) * | 2012-08-27 | 2014-03-12 | 辉达公司 | 存储单元和存储器 |
| US9685207B2 (en) | 2012-12-04 | 2017-06-20 | Nvidia Corporation | Sequential access memory with master-slave latch pairs and method of operating |
| US10141930B2 (en) | 2013-06-04 | 2018-11-27 | Nvidia Corporation | Three state latch |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60127598A (ja) * | 1983-12-14 | 1985-07-08 | Toshiba Corp | 半導体集積回路装置 |
| JPS61142596A (ja) * | 1984-12-13 | 1986-06-30 | Nippon Telegr & Teleph Corp <Ntt> | メモリセル |
| US4823314A (en) * | 1985-12-13 | 1989-04-18 | Intel Corporation | Integrated circuit dual port static memory cell |
| JP3005223B2 (ja) * | 1988-06-27 | 2000-01-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
-
1990
- 1990-08-30 JP JP2229766A patent/JPH04111297A/ja active Pending
-
1991
- 1991-08-29 US US07/751,535 patent/US5305258A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5305258A (en) | 1994-04-19 |
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