JPH04111310A - 半導体装置及びその製法 - Google Patents
半導体装置及びその製法Info
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- JPH04111310A JPH04111310A JP22966090A JP22966090A JPH04111310A JP H04111310 A JPH04111310 A JP H04111310A JP 22966090 A JP22966090 A JP 22966090A JP 22966090 A JP22966090 A JP 22966090A JP H04111310 A JPH04111310 A JP H04111310A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータに代表される電子機器の主要電子
部品として広く利用されている半導体基板回路装置に関
し、特に基板低抵抗領域と配線との電気的導通をとるた
めのコンタクトの構造及びその製法に関する。
部品として広く利用されている半導体基板回路装置に関
し、特に基板低抵抗領域と配線との電気的導通をとるた
めのコンタクトの構造及びその製法に関する。
［発明の概要〕
本発明は、半導体基板内のドレイン及びソース等に代表
される低抵抗半導体領域と、Ｎに代表される配線とを電
気的にコンタクトさせる場合に、基板低抵抗領域上に非
晶質膜を堆積後、前記非晶質を単結晶化し、かつ前記低
抵抗半導体領域と同一導電型の単結晶とした後に、前記
単結晶の上に配線膜を形成することにより、コンタクト
抵抗の低減、配線膜形成時のコンタクト開孔部の段差形
状の緩和をはかり、同時に配線材料の段切れ防止、被覆
性の向上を図っている。
される低抵抗半導体領域と、Ｎに代表される配線とを電
気的にコンタクトさせる場合に、基板低抵抗領域上に非
晶質膜を堆積後、前記非晶質を単結晶化し、かつ前記低
抵抗半導体領域と同一導電型の単結晶とした後に、前記
単結晶の上に配線膜を形成することにより、コンタクト
抵抗の低減、配線膜形成時のコンタクト開孔部の段差形
状の緩和をはかり、同時に配線材料の段切れ防止、被覆
性の向上を図っている。
第２図ｔａｌ、 （ｂ）は、従来の半導体装置における
低抵抗領域と金属電極とのコンタクト形成方法を示す工
程順断面図である。半導体領域２１の表面部分に例えば
、イオン注入法によりボロン“ＢｏをドープしてＰ゛型
の低抵抗領域２２を設け、絶縁膜２３をバターニングし
てコンタクト開孔部２４を形成後、例えばＮなどを堆積
させている。ここでは低抵抗領域２２がＰ゛型の場合に
ついて述べたが、Ｎ゛型頭領域ついても全く同様である
。
低抵抗領域と金属電極とのコンタクト形成方法を示す工
程順断面図である。半導体領域２１の表面部分に例えば
、イオン注入法によりボロン“ＢｏをドープしてＰ゛型
の低抵抗領域２２を設け、絶縁膜２３をバターニングし
てコンタクト開孔部２４を形成後、例えばＮなどを堆積
させている。ここでは低抵抗領域２２がＰ゛型の場合に
ついて述べたが、Ｎ゛型頭領域ついても全く同様である
。
前記従来技術では、コンタクト開孔部の段差は集積化に
伴うコンタクト開孔部面積の縮小とともにそのアスペク
ト比が大きくなり、金属配線の断線や開孔部エツジでの
エレクトロマイグレーションやストレスマイグレーショ
ンなどへの影響が無視できなくなってきている。
伴うコンタクト開孔部面積の縮小とともにそのアスペク
ト比が大きくなり、金属配線の断線や開孔部エツジでの
エレクトロマイグレーションやストレスマイグレーショ
ンなどへの影響が無視できなくなってきている。
本発明では、上記問題点を解決するために、基板上のイ
オン注入で形成されたＰ″領域及びＮ゛領域どの低抵抗
領域上に、前記低抵抗領域と同一導電型の高濃度不純物
ドープされた単結晶膜を形成し、その上に金属電極など
の配線材料を形成した構造及び製法とした。
オン注入で形成されたＰ″領域及びＮ゛領域どの低抵抗
領域上に、前記低抵抗領域と同一導電型の高濃度不純物
ドープされた単結晶膜を形成し、その上に金属電極など
の配線材料を形成した構造及び製法とした。
基板内の低抵抗領域と金属電極との間に基板低抵抗領域
と同一導電型の高濃度不純物ドープされた単結晶層を設
けると、コンタクト抵抗を増加させることなく実質的に
コンタクト開孔部の段差を緩和させることができる。
と同一導電型の高濃度不純物ドープされた単結晶層を設
けると、コンタクト抵抗を増加させることなく実質的に
コンタクト開孔部の段差を緩和させることができる。
以下に、本発明の実施例を第１図、第３図、第４図を用
いて詳細に説明する。
いて詳細に説明する。
第１図（ａｌ〜＋ｆｌは、本発明の一実施例であるコン
タクトの形成方法を示す製造工程順断面図である。
タクトの形成方法を示す製造工程順断面図である。
半導体領域１としては、シリコン半導体基板あるいはシ
リコン半導体基板内に設けられたウェル領域を意味して
いる。第１図（ａｌにおいて半導体領域１の表面側に高
濃度に不純物ドープされた低抵抗領域２が設けられ、そ
の上に絶縁膜３を堆積後、コンタクト開孔部４をバター
ニングにより形成している。第１図（ａｌの場合、低抵
抗領域２は不純物としてＰ型のボロンが高濃度にドープ
されたＰ゛のボロンが高濃度にドープされたＰ″領域と
なっている０次に、第１図（１））においてアモルファ
ス膜５が堆積される。この場合、アモルファス膜として
アモルファスシリコン膜を堆積させる場合には、原料ガ
スとして例えばジシラン５ｉＪ４又はモノシラン５ｉｄ
ｅなどが単体もしくは水素Ｈ２との混合状態で使用され
る。また装置としては減圧気相成長（ＬＰＣＶＤ ：
Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）ｉｆが望ま
しい、更にアモルファスシリコン膜の堆積温度としては
５００℃以下であることが望ましく、また堆積を行う前
にコンタクト開孔部４の半導体表面の自然酸化膜を除去
することにより、後述する固相成長の工程において単結
晶成長層を得ることも可能となる。第１図（Ｃ）におい
てはアモルファス膜５の少なくも低抵抗領域２に近い一
部の領域を多結晶化又は単結晶化するために、少なくと
もアモルファス膜５の堆積時の基板温度よりも高い温度
にてアニールが施される。この工程を本実施例において
は、以下、固相成長の工程と呼ぶことにする。この固相
成長の工程においては、前記アモルファスシリコン膜５
を堆積する直前のコンタクト開孔部４の半導体表面に自
然酸化膜が残されていない場合には、例えば３００℃に
てアモルファス膜を堆積後に５００℃にてアニールを施
すことにより、シードとなる低抵抗領域２と接する部分
から上方にむかってアモルファスシリコン膜５が単結晶
化し、単結晶層６が形成され、残りの大部分はアモルフ
ァスシリコンのまま残り、単結晶層６の上部に若干の多
結晶シリコンからなる遷移領域７が存在する。このよう
にしてコンタクト開孔部４に埋め込まれた一部分のみ単
結晶化された堆積膜６は、アモルファスシリコン単結晶
シリコンとの結晶性の差異に基づくエツチングレートの
違いを利用して、第１図＋ｄｌに示すように単結晶化さ
れた部分のみを残すことができる。この場合のエツチン
グ方法としては、ウェットエツチングの場合、例えば、
フッ酸、硝酸、フン化アンモン、水からなる混合液が、
またドライエツチングの場合には、例えばＳＦ、、 Ｃ
Ｃｊ！、などのガスを用いた反応性イオンエツチングが
有効である。第１図ｆｄｌで形成された単結晶部分は不
純物濃度が低いため高抵抗であり、この部分の抵抗を下
げるために、第１図（ｅｌのように、例えばボロン＠Ｂ
゛のイオン注入を行っている。この際、注入された不純
物の活性化のためにアニールが必要であるが、第１図で
は省略している。こうしてコンタクト部の段差形状、即
ちアスペクト比が緩和された後に、例えばＮ等に代表さ
れる配線層８が形成することにより、配線の段切れ、コ
ンタクト抵抗の異常な増大を防止することができる。
リコン半導体基板内に設けられたウェル領域を意味して
いる。第１図（ａｌにおいて半導体領域１の表面側に高
濃度に不純物ドープされた低抵抗領域２が設けられ、そ
の上に絶縁膜３を堆積後、コンタクト開孔部４をバター
ニングにより形成している。第１図（ａｌの場合、低抵
抗領域２は不純物としてＰ型のボロンが高濃度にドープ
されたＰ゛のボロンが高濃度にドープされたＰ″領域と
なっている０次に、第１図（１））においてアモルファ
ス膜５が堆積される。この場合、アモルファス膜として
アモルファスシリコン膜を堆積させる場合には、原料ガ
スとして例えばジシラン５ｉＪ４又はモノシラン５ｉｄ
ｅなどが単体もしくは水素Ｈ２との混合状態で使用され
る。また装置としては減圧気相成長（ＬＰＣＶＤ ：
Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）ｉｆが望ま
しい、更にアモルファスシリコン膜の堆積温度としては
５００℃以下であることが望ましく、また堆積を行う前
にコンタクト開孔部４の半導体表面の自然酸化膜を除去
することにより、後述する固相成長の工程において単結
晶成長層を得ることも可能となる。第１図（Ｃ）におい
てはアモルファス膜５の少なくも低抵抗領域２に近い一
部の領域を多結晶化又は単結晶化するために、少なくと
もアモルファス膜５の堆積時の基板温度よりも高い温度
にてアニールが施される。この工程を本実施例において
は、以下、固相成長の工程と呼ぶことにする。この固相
成長の工程においては、前記アモルファスシリコン膜５
を堆積する直前のコンタクト開孔部４の半導体表面に自
然酸化膜が残されていない場合には、例えば３００℃に
てアモルファス膜を堆積後に５００℃にてアニールを施
すことにより、シードとなる低抵抗領域２と接する部分
から上方にむかってアモルファスシリコン膜５が単結晶
化し、単結晶層６が形成され、残りの大部分はアモルフ
ァスシリコンのまま残り、単結晶層６の上部に若干の多
結晶シリコンからなる遷移領域７が存在する。このよう
にしてコンタクト開孔部４に埋め込まれた一部分のみ単
結晶化された堆積膜６は、アモルファスシリコン単結晶
シリコンとの結晶性の差異に基づくエツチングレートの
違いを利用して、第１図＋ｄｌに示すように単結晶化さ
れた部分のみを残すことができる。この場合のエツチン
グ方法としては、ウェットエツチングの場合、例えば、
フッ酸、硝酸、フン化アンモン、水からなる混合液が、
またドライエツチングの場合には、例えばＳＦ、、 Ｃ
Ｃｊ！、などのガスを用いた反応性イオンエツチングが
有効である。第１図ｆｄｌで形成された単結晶部分は不
純物濃度が低いため高抵抗であり、この部分の抵抗を下
げるために、第１図（ｅｌのように、例えばボロン＠Ｂ
゛のイオン注入を行っている。この際、注入された不純
物の活性化のためにアニールが必要であるが、第１図で
は省略している。こうしてコンタクト部の段差形状、即
ちアスペクト比が緩和された後に、例えばＮ等に代表さ
れる配線層８が形成することにより、配線の段切れ、コ
ンタクト抵抗の異常な増大を防止することができる。
なお、この実施例のおいては単結晶部の抵抗を下げるた
めに、単結晶部形成後に不純物をイオン注入しているが
、第１図（ｂｌに示す工程いにおいて予め不純物を添加
したアモルファス膜５を堆積しておくことで、第１図（
ｅｌに示すイオン注入の工程は省略することも可能であ
る。第４図ｔａ＋〜（ｆｌは、本発明に係る別の実施例
を示したものである。第４図（ａｌ〜（Ｃ１は第１図（
ａ）〜（ｃｌと同様の工程であり、ここでは説明は省略
する。前述の実施例が固相成長により得られた単結晶層
６への不純物ドーピングの方法がイオン注入であったの
に対して、不純物元素の単結晶表面への吸着に基づいた
方法を用いる点に、本実施例の特徴がある。ここで第４
図（ｄ１〜（ｆｌについての説明に先立ち、この不純物
元素の吸着に基づいた不純物のドーピング方法について
以下に詳細に説明する。
めに、単結晶部形成後に不純物をイオン注入しているが
、第１図（ｂｌに示す工程いにおいて予め不純物を添加
したアモルファス膜５を堆積しておくことで、第１図（
ｅｌに示すイオン注入の工程は省略することも可能であ
る。第４図ｔａ＋〜（ｆｌは、本発明に係る別の実施例
を示したものである。第４図（ａｌ〜（Ｃ１は第１図（
ａ）〜（ｃｌと同様の工程であり、ここでは説明は省略
する。前述の実施例が固相成長により得られた単結晶層
６への不純物ドーピングの方法がイオン注入であったの
に対して、不純物元素の単結晶表面への吸着に基づいた
方法を用いる点に、本実施例の特徴がある。ここで第４
図（ｄ１〜（ｆｌについての説明に先立ち、この不純物
元素の吸着に基づいた不純物のドーピング方法について
以下に詳細に説明する。
第３図には、第４図（ａｌ〜ｆｆｌに示す第２の実施例
において不純物ドーピングを行うために用いる装置のブ
ロック図を示す、第３図においてシリコン基板３１は石
英製のチャンバー３２の内部中央付近にセントされてい
る。基板３１は温度は赤外線ランプ加熱方式あるいは抵
抗加熱方式を用いた加熱系３３を制御することにより、
所定の温度に保たれている。チャンバー３２の内部はタ
ーボ分子ポンプを主排気ポンプとした複数のポンプから
構成された高真空排気系４を用いて高真空排気されてい
る。チャンバ−３２内部の真空度は圧力計３５を用いて
モニタリングされている。シリコン基板３１の搬送は、
チャンバー３２に対してゲートバルブ３６ａを介して接
続されたロード室３７とチャンバー３２との間で、ゲー
トバルブ３６ａを開けた状態で搬送機構３８を用いて行
われる。なお、ロード室３７は、シリコン基板３１のロ
ード室３７への出し入れ時と搬送時を除いて、通常はゲ
ートバルブ３６ｂを開けた状態でロード室排気系３９に
より高真空排気されている。ガス供給源６１からチャン
バー３２へ導入されるガスの導入量、導入モード等は、
ガス導入制御系３０を用いてコントロールされる。
において不純物ドーピングを行うために用いる装置のブ
ロック図を示す、第３図においてシリコン基板３１は石
英製のチャンバー３２の内部中央付近にセントされてい
る。基板３１は温度は赤外線ランプ加熱方式あるいは抵
抗加熱方式を用いた加熱系３３を制御することにより、
所定の温度に保たれている。チャンバー３２の内部はタ
ーボ分子ポンプを主排気ポンプとした複数のポンプから
構成された高真空排気系４を用いて高真空排気されてい
る。チャンバ−３２内部の真空度は圧力計３５を用いて
モニタリングされている。シリコン基板３１の搬送は、
チャンバー３２に対してゲートバルブ３６ａを介して接
続されたロード室３７とチャンバー３２との間で、ゲー
トバルブ３６ａを開けた状態で搬送機構３８を用いて行
われる。なお、ロード室３７は、シリコン基板３１のロ
ード室３７への出し入れ時と搬送時を除いて、通常はゲ
ートバルブ３６ｂを開けた状態でロード室排気系３９に
より高真空排気されている。ガス供給源６１からチャン
バー３２へ導入されるガスの導入量、導入モード等は、
ガス導入制御系３０を用いてコントロールされる。
第４図（ｄｉにおいてシリコン基板４１の上に形成され
た固相成長相４７の表面の清浄化が行われる。即ち、シ
リコン基板４１はバックグランド圧力が１×１０− ’
Ｐａ以下の真空チャンバーの中央部にセントされ、基板
温度が例えば８５０℃において水素ガスを、例えはチャ
ンバー内部の圧力が１．３ Ｘ １０−”Ｐａになるよ
うな条件で一定時間導入する。これによって固相成長相
４６の表面に形成されていた自然酸化膜が除去され、化
学的に活性なシリコン表面が露出する。第４図ｔｅｌは
固相成長相４６の表面にボロンあるいはボロンを含む化
合物の吸着層４８を形成する工程である。第４図１ｃ）
における工程で表面の清浄化が完了後、水素ガスの導入
を停止し、基板温度を例えば８２５℃に設定し、その設
定温度に到達安定後、第４図ｔｅｌにおいてシリコン基
板１の表面にボロンを含む化合物ガスであるジボラン（
ＢｚｎＪを例えばチャンバーの圧力が１．３Ｘ１０−”
Ｐａとなるような条件で一定時間導入することによって
、ボロンあるいはボロンを含む化合物の吸着層４８を形
成する。但し、第４図ｔｅｌの工程においては厳密には
、ボロンの吸着層あるいはボロンを含む化合物の吸着層
の形成と同時にジボラン導入時の基板温度及びジボラン
導入圧力で決まる一定の割合で、ボロンがバルク中への
拡散も進行しているが、このことも含めて第４図（ｅｌ
に相当する工程を単に不純物吸着層を形成する工程と呼
んでいる。このあと必要に応じてアニールを施すことに
より、所望の抵抗値のＰ゛層が低抵抗領域４２の上に設
けられる。
た固相成長相４７の表面の清浄化が行われる。即ち、シ
リコン基板４１はバックグランド圧力が１×１０− ’
Ｐａ以下の真空チャンバーの中央部にセントされ、基板
温度が例えば８５０℃において水素ガスを、例えはチャ
ンバー内部の圧力が１．３ Ｘ １０−”Ｐａになるよ
うな条件で一定時間導入する。これによって固相成長相
４６の表面に形成されていた自然酸化膜が除去され、化
学的に活性なシリコン表面が露出する。第４図ｔｅｌは
固相成長相４６の表面にボロンあるいはボロンを含む化
合物の吸着層４８を形成する工程である。第４図１ｃ）
における工程で表面の清浄化が完了後、水素ガスの導入
を停止し、基板温度を例えば８２５℃に設定し、その設
定温度に到達安定後、第４図ｔｅｌにおいてシリコン基
板１の表面にボロンを含む化合物ガスであるジボラン（
ＢｚｎＪを例えばチャンバーの圧力が１．３Ｘ１０−”
Ｐａとなるような条件で一定時間導入することによって
、ボロンあるいはボロンを含む化合物の吸着層４８を形
成する。但し、第４図ｔｅｌの工程においては厳密には
、ボロンの吸着層あるいはボロンを含む化合物の吸着層
の形成と同時にジボラン導入時の基板温度及びジボラン
導入圧力で決まる一定の割合で、ボロンがバルク中への
拡散も進行しているが、このことも含めて第４図（ｅｌ
に相当する工程を単に不純物吸着層を形成する工程と呼
んでいる。このあと必要に応じてアニールを施すことに
より、所望の抵抗値のＰ゛層が低抵抗領域４２の上に設
けられる。
こうしてコンタクト部の段差形状、即ちアスペクト比が
緩和された後に、たとええはＮ等に代表される配線層４
９を形成することにより、先に示した第１の実施例と同
様の効果を得ることができる。
緩和された後に、たとええはＮ等に代表される配線層４
９を形成することにより、先に示した第１の実施例と同
様の効果を得ることができる。
以上のように、この発明を用いることにより半導体低抵
抗領域の配線とが電気的導通ずるコンタクト部において
、アスペクト比が大きい場合には実効的にアスペクト比
を小さくし、即ち、段差形状を大幅に緩和し、絶縁膜の
エツジ付近での配線の断線やコンタクト抵抗の増加を防
止するうえで有効となる。またコンタクト部の段差が緩
和されることにより、２層あるいはそれ以上の多層配線
構造における層間絶縁膜の平坦化が容易となるという効
果もある。
抗領域の配線とが電気的導通ずるコンタクト部において
、アスペクト比が大きい場合には実効的にアスペクト比
を小さくし、即ち、段差形状を大幅に緩和し、絶縁膜の
エツジ付近での配線の断線やコンタクト抵抗の増加を防
止するうえで有効となる。またコンタクト部の段差が緩
和されることにより、２層あるいはそれ以上の多層配線
構造における層間絶縁膜の平坦化が容易となるという効
果もある。
第１図（ａｌ〜（ｆｌは本発明に係る第１の実施例にお
ける半導体装置の製造工程順断面図、第２図ｆａｔ（ｂ
ｌは従来の半導体装置におけるコンタクトの形成方法を
示す工程順断面図、第３図は本発明に係る第２の実施例
において不純物吸着層の形成に用いる装置のブロック図
、第４図（ａｌ〜（ｆ）は本発明に係る第２の実施例に
おける半導体装置の製造工程順断面図である。 半導体領域 低抵抗領域 絶縁膜 コンタクト開花部 アモルファス堆積膜 反結晶層 遷移領域 配線層
ける半導体装置の製造工程順断面図、第２図ｆａｔ（ｂ
ｌは従来の半導体装置におけるコンタクトの形成方法を
示す工程順断面図、第３図は本発明に係る第２の実施例
において不純物吸着層の形成に用いる装置のブロック図
、第４図（ａｌ〜（ｆ）は本発明に係る第２の実施例に
おける半導体装置の製造工程順断面図である。 半導体領域 低抵抗領域 絶縁膜 コンタクト開花部 アモルファス堆積膜 反結晶層 遷移領域 配線層
Claims (2)
- （１）高濃度不純物ドープされた低抵抗領域上に、前記
低抵抗領域と同一導電型の単結晶領域を有し、前記単結
晶薄膜を介して前記低抵抗領域と配線となる堆積膜とが
電気的にコンタクトとしていることを構造的特徴とする
半導体装置。 - （２）低抵抗半導体領域上に前記低抵抗領域と同一導電
型の単結晶膜を形成する第１の工程と、前記単結晶膜上
に配線となる堆積膜を形成する第２の工程とからなり、
前記第１の工程が、非晶質膜を堆積した後に固相成長法
により前記非晶質膜を単結晶化することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22966090A JPH04111310A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22966090A JPH04111310A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111310A true JPH04111310A (ja) | 1992-04-13 |
Family
ID=16895685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22966090A Pending JPH04111310A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111310A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414947B1 (ko) * | 2001-06-29 | 2004-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| JP2006310717A (ja) * | 2005-04-25 | 2006-11-09 | Hynix Semiconductor Inc | 固相エピタキシー方式を用いた半導体素子及びその製造方法 |
-
1990
- 1990-08-30 JP JP22966090A patent/JPH04111310A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414947B1 (ko) * | 2001-06-29 | 2004-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| JP2006310717A (ja) * | 2005-04-25 | 2006-11-09 | Hynix Semiconductor Inc | 固相エピタキシー方式を用いた半導体素子及びその製造方法 |
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