JPH0147012B2 - - Google Patents
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- JPH0147012B2 JPH0147012B2 JP54137749A JP13774979A JPH0147012B2 JP H0147012 B2 JPH0147012 B2 JP H0147012B2 JP 54137749 A JP54137749 A JP 54137749A JP 13774979 A JP13774979 A JP 13774979A JP H0147012 B2 JPH0147012 B2 JP H0147012B2
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- JP
- Japan
- Prior art keywords
- film
- silicon
- melting point
- point metal
- vapor deposition
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は、高融点金属の硅化物膜を主体とす
る電極配線を有する半導体装置の製造方法に関す
る。
る電極配線を有する半導体装置の製造方法に関す
る。
従来より、半導体装置の電極配線にはAl膜や
多結晶シリコン膜が広く用いられている。Al膜
は比抵抗が小さく、シリコン基板とのコンタクト
も良好であるため最も多用されているが、融点が
低いために高温処理工程が全て終了した後でなけ
れば用いられないという制約がある。従つて
MOSデバイスを自己整合法で作る場合や多層配
線構造の集積回路を作る場合には多結晶シリコン
膜が用いられる。ところが、多結晶シリコン膜
は、不純物を高濃度にドープしたとしてもAl膜
に比べると比抵抗がはるかに高く、高速動作化に
は不向きであるという難点がある。
多結晶シリコン膜が広く用いられている。Al膜
は比抵抗が小さく、シリコン基板とのコンタクト
も良好であるため最も多用されているが、融点が
低いために高温処理工程が全て終了した後でなけ
れば用いられないという制約がある。従つて
MOSデバイスを自己整合法で作る場合や多層配
線構造の集積回路を作る場合には多結晶シリコン
膜が用いられる。ところが、多結晶シリコン膜
は、不純物を高濃度にドープしたとしてもAl膜
に比べると比抵抗がはるかに高く、高速動作化に
は不向きであるという難点がある。
そこで最近は、電極配線としてMoSi2膜のよう
な高融点金属の硅化膜を用いる方法が注目されて
いる。MoSi2膜は高温処理に耐え得るから、
MOSデバイスの自己整合法にも適用でき、多層
配線構造を得るにも都合がよく、また比抵抗が多
結晶シリコン膜に比べて十分低い、といつた特徴
を備えている。
な高融点金属の硅化膜を用いる方法が注目されて
いる。MoSi2膜は高温処理に耐え得るから、
MOSデバイスの自己整合法にも適用でき、多層
配線構造を得るにも都合がよく、また比抵抗が多
結晶シリコン膜に比べて十分低い、といつた特徴
を備えている。
しかしながら、MoSi2膜からなる電極配線は、
特に高温処理を経た後においては、シリコン基板
とのオーミツクコンタクトや密着性の点でAl膜
や多結晶シリコン膜に劣るという欠点がある。一
般に半導体基板と電極配線のオーミツクコンタク
ト不良は、半導体基板を大気中に放置することに
よりその表面に自然に形成される酸化膜が原因と
なることが多い。例えばシリコン基板を大気中に
たかだか数分放置することによりその表面には20
〜30Åのシリコン酸化膜が形成され、この酸化膜
がMoSi2膜からなる電極配線を形成した場合に良
好なオーミツクコンタクトによつて必要なシリコ
ンとMoSi2との反応を妨げることになる。
特に高温処理を経た後においては、シリコン基板
とのオーミツクコンタクトや密着性の点でAl膜
や多結晶シリコン膜に劣るという欠点がある。一
般に半導体基板と電極配線のオーミツクコンタク
ト不良は、半導体基板を大気中に放置することに
よりその表面に自然に形成される酸化膜が原因と
なることが多い。例えばシリコン基板を大気中に
たかだか数分放置することによりその表面には20
〜30Åのシリコン酸化膜が形成され、この酸化膜
がMoSi2膜からなる電極配線を形成した場合に良
好なオーミツクコンタクトによつて必要なシリコ
ンとMoSi2との反応を妨げることになる。
この発明は上記した点に鑑み、シリコン基板ま
たはその上に絶縁膜を介して設けられた多結晶シ
リコン膜に対して良好なオーミツクコンタクトを
し、かつ密着性にも優れた高融点金属の硅化物膜
を主体とする電極配線を形成することを可能とし
た半導体装置の製造方法を提供するものである。
たはその上に絶縁膜を介して設けられた多結晶シ
リコン膜に対して良好なオーミツクコンタクトを
し、かつ密着性にも優れた高融点金属の硅化物膜
を主体とする電極配線を形成することを可能とし
た半導体装置の製造方法を提供するものである。
この発明においては、シリコン基板またはその
上に絶縁膜を介して設けられた多結晶シリコン膜
にコンタクトする電極配線を、シリコン膜と高融
点金属の硅化物膜をシリコン膜表面を大気にさら
すことなくこの順に連続的に被着し、得られた積
層膜を選択エツチングして形成することを骨子と
する。
上に絶縁膜を介して設けられた多結晶シリコン膜
にコンタクトする電極配線を、シリコン膜と高融
点金属の硅化物膜をシリコン膜表面を大気にさら
すことなくこの順に連続的に被着し、得られた積
層膜を選択エツチングして形成することを骨子と
する。
具体的には例えば、一つの蒸着装置にシリコン
と高融点金属の蒸着源を別々に設けておき、コン
タクトホールが形成されたシリコン基板をこの蒸
着装置に装着し、まずシリコンの蒸着を所定時間
行い、その後シリコンの蒸着を続行しながら同時
に高融点金属の蒸着を行うことにより、シリコン
膜と高融点金属の硅化物膜の積層膜を形成する。
このようにすれば、シリコン基板と高融点金属の
硅化物膜との間にシリコン膜が介在することにな
る。従つて、シリコン基板表面に20〜30Åのシリ
コン酸化膜があつたとしても、これはシリコン基
板とシリコン膜の同種半導体間に挟まれているた
め、熱処理によつてシリコン膜の結晶粒塊に容易
に取り込まれる結果、良好なオーミツクコンタク
トがとれる。勿論シリコン膜と高融点金属の硅化
物膜との間には、連続蒸着を行うから全く酸化膜
が介在することはない。
と高融点金属の蒸着源を別々に設けておき、コン
タクトホールが形成されたシリコン基板をこの蒸
着装置に装着し、まずシリコンの蒸着を所定時間
行い、その後シリコンの蒸着を続行しながら同時
に高融点金属の蒸着を行うことにより、シリコン
膜と高融点金属の硅化物膜の積層膜を形成する。
このようにすれば、シリコン基板と高融点金属の
硅化物膜との間にシリコン膜が介在することにな
る。従つて、シリコン基板表面に20〜30Åのシリ
コン酸化膜があつたとしても、これはシリコン基
板とシリコン膜の同種半導体間に挟まれているた
め、熱処理によつてシリコン膜の結晶粒塊に容易
に取り込まれる結果、良好なオーミツクコンタク
トがとれる。勿論シリコン膜と高融点金属の硅化
物膜との間には、連続蒸着を行うから全く酸化膜
が介在することはない。
以下この発明をMOS集積回路に適用した実施
例につき図面を参照して説明する。第１図はＤ型
負荷MOSトランジスタQ1とＥ型ドライバMOSト
ランジスタQ2を組合せたＥ／DMOSインバータ
の等価回路であり、第２図ａ〜ｆはその負荷
MOSトランジスタQ1の部分の製造工程図であ
る。まずＰ型シリコン基板１に厚いフイールド酸
化膜２を形成し、これを選択エツチングして素子
形成領域に薄いゲート酸化膜３を形成する(a)。次
にイオン注入により所定のしきい値が得られるよ
うにゲート酸化膜３下の不純物濃度を制御した
後、ゲート酸化膜３のソース形成領域の一部をエ
ツチング除去し、ヒ素をイオン注入してN2ガス
中で1000℃、30分の熱処理を行つてn+型層４を
形成する(b)。この後、真空蒸着法によりシリコン
膜５とMoSi2膜６を連続的に被着する(c)。このと
き、シリコン膜５とMoSi2膜６の間に酸化膜等の
バリアが形成されないように、シリコン膜５の表
面を大気にさらすことなくその上にMoSi2膜６を
被着することが重要である。これは例えば、一つ
の蒸着装置にシリコンとMoの蒸着源を別々に設
けたものを用い、まずシリコンを蒸着速度10Å／
秒程度で約100秒蒸着した後、シリコンの蒸着を
続けながらMoを蒸着速度3.9Å／秒程度で約300
秒蒸着を行うことで可能である。これにより約
1000Åのシリコン膜５と約3000ÅのMoSi2膜６の
積層膜が得られ、これをN2ガス中で約1000℃、
30分の熱処理をして層抵抗を約２Ω／ロにする。
その後、この積層膜を選択エツチングして、ゲー
ト電極とこれから連続的に素子領域の外を通つて
n+型層４にダイレクトコンタクトする電極配線
を一体的に形成する(d)。この状態の平面パターン
は模式的に示すと第３図の如くなる。この積層膜
のエツチングにはCF4−O2を用いたガスプラズマ
エツチング法やリアクテイブイオンエツチング法
が望ましいが、弗酸と硝酸の混合液を用いてもよ
い。この後、電極パターンをマスクとしてゲート
酸化膜３をエツチングし、ヒ素イオン注入を行つ
てn+型のドレイン７、ソース８を形成する(e)。
先に電極配線をコンタクトさせるために設けた
n+型層４はソース８と一体化し、ソースの一部
となる。その後、CDV法により全面にシリコン
酸化膜９を被着し、N2ガス中で1000℃、30分の
熱処理をしてドレイン７、ソース８の活性化を行
い、コンタクトホールをあけて、ドレイン７を電
源端に導くAl配線１０をはじめとする配線を施
して完成する(f)。
例につき図面を参照して説明する。第１図はＤ型
負荷MOSトランジスタQ1とＥ型ドライバMOSト
ランジスタQ2を組合せたＥ／DMOSインバータ
の等価回路であり、第２図ａ〜ｆはその負荷
MOSトランジスタQ1の部分の製造工程図であ
る。まずＰ型シリコン基板１に厚いフイールド酸
化膜２を形成し、これを選択エツチングして素子
形成領域に薄いゲート酸化膜３を形成する(a)。次
にイオン注入により所定のしきい値が得られるよ
うにゲート酸化膜３下の不純物濃度を制御した
後、ゲート酸化膜３のソース形成領域の一部をエ
ツチング除去し、ヒ素をイオン注入してN2ガス
中で1000℃、30分の熱処理を行つてn+型層４を
形成する(b)。この後、真空蒸着法によりシリコン
膜５とMoSi2膜６を連続的に被着する(c)。このと
き、シリコン膜５とMoSi2膜６の間に酸化膜等の
バリアが形成されないように、シリコン膜５の表
面を大気にさらすことなくその上にMoSi2膜６を
被着することが重要である。これは例えば、一つ
の蒸着装置にシリコンとMoの蒸着源を別々に設
けたものを用い、まずシリコンを蒸着速度10Å／
秒程度で約100秒蒸着した後、シリコンの蒸着を
続けながらMoを蒸着速度3.9Å／秒程度で約300
秒蒸着を行うことで可能である。これにより約
1000Åのシリコン膜５と約3000ÅのMoSi2膜６の
積層膜が得られ、これをN2ガス中で約1000℃、
30分の熱処理をして層抵抗を約２Ω／ロにする。
その後、この積層膜を選択エツチングして、ゲー
ト電極とこれから連続的に素子領域の外を通つて
n+型層４にダイレクトコンタクトする電極配線
を一体的に形成する(d)。この状態の平面パターン
は模式的に示すと第３図の如くなる。この積層膜
のエツチングにはCF4−O2を用いたガスプラズマ
エツチング法やリアクテイブイオンエツチング法
が望ましいが、弗酸と硝酸の混合液を用いてもよ
い。この後、電極パターンをマスクとしてゲート
酸化膜３をエツチングし、ヒ素イオン注入を行つ
てn+型のドレイン７、ソース８を形成する(e)。
先に電極配線をコンタクトさせるために設けた
n+型層４はソース８と一体化し、ソースの一部
となる。その後、CDV法により全面にシリコン
酸化膜９を被着し、N2ガス中で1000℃、30分の
熱処理をしてドレイン７、ソース８の活性化を行
い、コンタクトホールをあけて、ドレイン７を電
源端に導くAl配線１０をはじめとする配線を施
して完成する(f)。
この実施例によれば、ソース領域のn+型層４
に直接コンタクトするゲート電極配線をシリコン
膜５とMoSi2膜６の連続蒸着法により形成してお
り、シリコン膜５とMoSi2膜６の間には酸化膜等
のバリアが介在することはなく、またシリコン膜
５とn+型層４の間には自然に形成される薄い酸
化膜が介在したとしてもこれは後の熱工程で簡単
に消失する結果、ゲート電極配線とn+型層４と
の間には良好なオーミツクコンタクトとなり、ま
たゲート電極配線の密着性も優れたものとなる。
に直接コンタクトするゲート電極配線をシリコン
膜５とMoSi2膜６の連続蒸着法により形成してお
り、シリコン膜５とMoSi2膜６の間には酸化膜等
のバリアが介在することはなく、またシリコン膜
５とn+型層４の間には自然に形成される薄い酸
化膜が介在したとしてもこれは後の熱工程で簡単
に消失する結果、ゲート電極配線とn+型層４と
の間には良好なオーミツクコンタクトとなり、ま
たゲート電極配線の密着性も優れたものとなる。
上記実施例は、シリコン基板に直接コンタクト
する電極配線を形成するものであつたが、基板上
に絶縁膜を介して設けられた多結晶シリコン膜に
コンタクトする電極配線を形成する場合にもこの
発明は有用である。その実施例を第４図ａ−ｇに
より次に説明する。なお、先の実施例と対応する
部分には同一符号を付して詳細な説明は省く。ま
ず、第４図ａの構造を得、同図ｂのようにゲート
酸化膜３の一部をエツチング除去するところまで
は先の実施例と同じである。この後、ヒ素をドー
プした多結晶シリコン膜１１を全面に被着し、熱
処理をしてヒ素を基板１中に拡散させてn+型層
４を形成する(c)。この後は先の実施例と同様、シ
リコン膜５とMoSi2膜６を連続蒸着法により形成
し(d)、得られた多結晶シリコン膜１１とシリコン
膜５とMoSi2膜６からなる積層膜をパターニング
してゲート電極配線を形成し(e)、ゲート酸化膜３
を除去してソース７、ドレイン８を形成し(f)、
CVD法によるシリコン酸化膜９でおおつてコン
タクトホールをあけてAl配線１０を施して完成
する(g)。
する電極配線を形成するものであつたが、基板上
に絶縁膜を介して設けられた多結晶シリコン膜に
コンタクトする電極配線を形成する場合にもこの
発明は有用である。その実施例を第４図ａ−ｇに
より次に説明する。なお、先の実施例と対応する
部分には同一符号を付して詳細な説明は省く。ま
ず、第４図ａの構造を得、同図ｂのようにゲート
酸化膜３の一部をエツチング除去するところまで
は先の実施例と同じである。この後、ヒ素をドー
プした多結晶シリコン膜１１を全面に被着し、熱
処理をしてヒ素を基板１中に拡散させてn+型層
４を形成する(c)。この後は先の実施例と同様、シ
リコン膜５とMoSi2膜６を連続蒸着法により形成
し(d)、得られた多結晶シリコン膜１１とシリコン
膜５とMoSi2膜６からなる積層膜をパターニング
してゲート電極配線を形成し(e)、ゲート酸化膜３
を除去してソース７、ドレイン８を形成し(f)、
CVD法によるシリコン酸化膜９でおおつてコン
タクトホールをあけてAl配線１０を施して完成
する(g)。
この実施例によつても、先の実施例と同様の理
由でシリコン膜５とMoSi2膜６の積層膜が多結晶
シリコン膜１１に対して良好なオーミツクコンタ
クトと密着性を示し、また多結晶シリコン膜１１
も基板１に対して良好なオーミツクコンタクトと
密着性を示し、かつ多結晶シリコン膜１１とシリ
コン膜５も同じシリコンどうしなので良好なコン
タクトが得られる結果、優れた特性の電極配線が
形成される。この実施例では、多結晶シリコン膜
１１とシリコン膜５とMoSi2膜６の三層構造を一
体的にパターニングして電極配線としたが、シリ
コン膜５とMoSi2膜６からなる積層膜による電極
配線パターンをその下の多結晶シリコン膜１１の
パターンと異ならせてもよい。具体的には、多結
晶シリコン膜１１により第１層電極配線を形成
し、これに対しシリコン膜５とMoSi2膜６の積層
膜からなる第２層電極配線をコンタクトさせる場
合にも、この発明は有用である。
由でシリコン膜５とMoSi2膜６の積層膜が多結晶
シリコン膜１１に対して良好なオーミツクコンタ
クトと密着性を示し、また多結晶シリコン膜１１
も基板１に対して良好なオーミツクコンタクトと
密着性を示し、かつ多結晶シリコン膜１１とシリ
コン膜５も同じシリコンどうしなので良好なコン
タクトが得られる結果、優れた特性の電極配線が
形成される。この実施例では、多結晶シリコン膜
１１とシリコン膜５とMoSi2膜６の三層構造を一
体的にパターニングして電極配線としたが、シリ
コン膜５とMoSi2膜６からなる積層膜による電極
配線パターンをその下の多結晶シリコン膜１１の
パターンと異ならせてもよい。具体的には、多結
晶シリコン膜１１により第１層電極配線を形成
し、これに対しシリコン膜５とMoSi2膜６の積層
膜からなる第２層電極配線をコンタクトさせる場
合にも、この発明は有用である。
また、以上の実施例では、シリコンとMoを
別々の蒸着源として備えた蒸着装置による連続蒸
着法を説明したが、スパツタ法によつても同様の
積層膜が得られるし、或いはSiH4とMoCl3等を
用いたCVD法によつて同様の積層膜を形成する
こともできる。
別々の蒸着源として備えた蒸着装置による連続蒸
着法を説明したが、スパツタ法によつても同様の
積層膜が得られるし、或いはSiH4とMoCl3等を
用いたCVD法によつて同様の積層膜を形成する
こともできる。
また、シリコン膜には必要に応じて不純物をド
ープしてもよい。
ープしてもよい。
更に高融点金属としてはMoの他、Ｗ、Ti、
Ta、Nb、Pt等を用いることも可能である。
Ta、Nb、Pt等を用いることも可能である。
以上説明したように、この発明によれば、シリ
コン膜と高融点金属の硅化物膜をシリコン膜表面
が大気にさらされないように連続的に被着するこ
とによつて、オーミツクコンタクト性、密着性に
優れた電極配線を形成することができる。またこ
の発明の方法により得られる電極配線は高融点金
属の硅化物膜を主体とするため多結晶シリコン膜
を用いたものに比べて比抵抗が約１桁小さくな
り、回路の高速動作にとつて好ましい。しかも電
極配線の下層にはシリコン膜があり、MOSトラ
ンジスタのゲート電極として用いる場合には従来
の多結晶シリコンゲートの場合とほゞ同じしきい
値が得られるため、回路設計が容易であるという
利点も有する。
コン膜と高融点金属の硅化物膜をシリコン膜表面
が大気にさらされないように連続的に被着するこ
とによつて、オーミツクコンタクト性、密着性に
優れた電極配線を形成することができる。またこ
の発明の方法により得られる電極配線は高融点金
属の硅化物膜を主体とするため多結晶シリコン膜
を用いたものに比べて比抵抗が約１桁小さくな
り、回路の高速動作にとつて好ましい。しかも電
極配線の下層にはシリコン膜があり、MOSトラ
ンジスタのゲート電極として用いる場合には従来
の多結晶シリコンゲートの場合とほゞ同じしきい
値が得られるため、回路設計が容易であるという
利点も有する。
第１図はＥ／Ｄ MOSインバータの等価回路
図、第２図ａ〜ｆは第１図の負荷MOSトランジ
スタ部分にこの発明を適用した実施例の製造工程
断面図、第３図は第２図ｄの模式的平面パター
ン、第４図ａ〜ｇは別の実施例の製造工程断面図
である。 １…Ｐ型シリコン基板、２…フイールド酸化
膜、３…ゲート酸化膜、４…n+型層、５…シリ
コン膜、６…MoSi2膜、７…n+型ドレイン、８…
n+型ソース、９…シリコン酸化膜、１０…Al配
線、１１…多結晶シリコン膜。
図、第２図ａ〜ｆは第１図の負荷MOSトランジ
スタ部分にこの発明を適用した実施例の製造工程
断面図、第３図は第２図ｄの模式的平面パター
ン、第４図ａ〜ｇは別の実施例の製造工程断面図
である。 １…Ｐ型シリコン基板、２…フイールド酸化
膜、３…ゲート酸化膜、４…n+型層、５…シリ
コン膜、６…MoSi2膜、７…n+型ドレイン、８…
n+型ソース、９…シリコン酸化膜、１０…Al配
線、１１…多結晶シリコン膜。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板にコンタクトする電極配線を有
する半導体装置を製造するに際し、前記電極配線
を、シリコン膜を被着した後その表面を大気にさ
らすことなく高融点金属の硅化物膜を連続的に被
着し、得られた積層膜の熱処理を行なうことによ
り形成し、この熱処理で前記シリコン基板と前記
積層膜との間の自然酸化膜を消失させることを特
徴とする半導体装置の製造方法。 ２ シリコン膜と高融点金属の硅化物膜を連続的
に被着する工程は、一つの蒸着装置にシリコンと
高融点金属の蒸着源を別々に設け、シリコンの蒸
着を所定時間行なつた後、これを続行しながら同
時に高融点金属の蒸着を行うものである特許請求
の範囲第１項記載の半導体装置の製造方法。 ３ シリコン基板に多結晶シリコン膜を介してコ
ンタクトする電極配線を有する半導体装置を製造
するに際し、前記電極配線を、シリコン膜を被着
した後その表面を大気にさらすことなく高融点金
属の硅化物膜を連続的に被着し、得られた積層膜
の熱処理を行なうことにより形成し、この熱処理
で前記多結晶シリコン膜と前記積層膜との間の自
然酸化膜を消失させることを特徴とする半導体装
置の製造方法。 ４ シリコン膜と高融点金属の硅化物膜を連続的
に被着する工程は、一つの蒸着装置にシリコンと
高融点金属の蒸着源を別々に設け、シリコンの蒸
着を所定時間行なつた後、これを続行しながら同
時に高融点金属の蒸着を行うものである特許請求
の範囲第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13774979A JPS5662339A (en) | 1979-10-26 | 1979-10-26 | Production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13774979A JPS5662339A (en) | 1979-10-26 | 1979-10-26 | Production of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5662339A JPS5662339A (en) | 1981-05-28 |
| JPH0147012B2 true JPH0147012B2 (ja) | 1989-10-12 |
Family
ID=15205925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13774979A Granted JPS5662339A (en) | 1979-10-26 | 1979-10-26 | Production of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5662339A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4617071A (en) * | 1981-10-27 | 1986-10-14 | Fairchild Semiconductor Corporation | Method of fabricating electrically connected regions of opposite conductivity type in a semiconductor structure |
| JPS59220919A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6057974A (ja) * | 1983-09-09 | 1985-04-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63207179A (ja) * | 1987-02-24 | 1988-08-26 | Seikosha Co Ltd | 半導体装置の製造方法 |
| JPH0226021A (ja) * | 1988-07-14 | 1990-01-29 | Matsushita Electron Corp | 多層配線の形成方法 |
| JPH02292866A (ja) * | 1989-05-02 | 1990-12-04 | Nec Corp | Ｍｉｓ型半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2229611C3 (de) * | 1972-06-19 | 1980-07-17 | Boehringer Mannheim Gmbh, 6800 Mannheim | Diagnostischer Nachweis von Urobilinogen-Körpern |
| US4180596A (en) * | 1977-06-30 | 1979-12-25 | International Business Machines Corporation | Method for providing a metal silicide layer on a substrate |
-
1979
- 1979-10-26 JP JP13774979A patent/JPS5662339A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5662339A (en) | 1981-05-28 |
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