JPH04111412A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04111412A JPH04111412A JP2231492A JP23149290A JPH04111412A JP H04111412 A JPH04111412 A JP H04111412A JP 2231492 A JP2231492 A JP 2231492A JP 23149290 A JP23149290 A JP 23149290A JP H04111412 A JPH04111412 A JP H04111412A
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- deviation
- wafer
- alignment marks
- marks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electron Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電子ビーム露光装置等により基板上に直接露光（描画）
する方法に関し。
する方法に関し。
描画中の位置ズレを含めて位置合わせ精度を保証して描
画の信頼性を上げ１位置ズレ不良のチップを除外できる
ようにすることを目的とし。
画の信頼性を上げ１位置ズレ不良のチップを除外できる
ようにすることを目的とし。
１）基板上にチップまたは複数のチップを含むブロック
ごとに形成されたアライメントマークにより該基板のア
ライメントを行い９次いで該基板に露光した後、再度該
アライメントマークを検出してその位置ズレ量を測定し
、該位置ズレ量を規格値と比較してチップまたはブロッ
クの良否を判定するように構成する。
ごとに形成されたアライメントマークにより該基板のア
ライメントを行い９次いで該基板に露光した後、再度該
アライメントマークを検出してその位置ズレ量を測定し
、該位置ズレ量を規格値と比較してチップまたはブロッ
クの良否を判定するように構成する。
２）前記判定により不良となったチップまたはブロック
は電気的試験において不良として除外できるようなパタ
ーンを露光するように構成する。
は電気的試験において不良として除外できるようなパタ
ーンを露光するように構成する。
本発明は半導体装置の製造方法に係り、特に電子ビーム
露光装置等により基板上に直接露光する方法に関する。
露光装置等により基板上に直接露光する方法に関する。
近年、半導体装置の高集積化、微細化が進む中で、リソ
グラフィ工程における位置合わせ余裕がますます厳しく
なり９位置合わせ精度の管理が困難となっている。
グラフィ工程における位置合わせ余裕がますます厳しく
なり９位置合わせ精度の管理が困難となっている。
本発明はこの困難に対処して位置合わせ精度の管理方法
および規格外チップの処理方法として利用することがで
きる。
および規格外チップの処理方法として利用することがで
きる。
現在の直接描画における位置合わせ方法は、チップある
いは複数のチップを含むブロック単位に挿入されている
アライメントマークを検出し、アライメント補正値を算
出し、この補正値を描画手段に帰還して描画を行ってい
る。
いは複数のチップを含むブロック単位に挿入されている
アライメントマークを検出し、アライメント補正値を算
出し、この補正値を描画手段に帰還して描画を行ってい
る。
また、実デバイスパターンの位置ズレの確認は。
露光後現像した基板（ウェハ、マスク等）を観察するこ
とで行っていた。
とで行っていた。
（発明が解決しようとする課題〕
従って、露光前のアライメントにおける誤検出による位
置ズレや、描画中基板に電荷が蓄積されるチャージアッ
プに起因する位置ズレの可能性があり、現像後の実パタ
ーンを観察しないと良否の判定ができないという問題が
生じていた。
置ズレや、描画中基板に電荷が蓄積されるチャージアッ
プに起因する位置ズレの可能性があり、現像後の実パタ
ーンを観察しないと良否の判定ができないという問題が
生じていた。
また、特定のウェハまたはチップだけの現像検査では、
全ウェハ、全チップに対する位置ズレの情報が得られな
いため、不良チップを除外できないという問題が生じて
いた。
全ウェハ、全チップに対する位置ズレの情報が得られな
いため、不良チップを除外できないという問題が生じて
いた。
本発明は、描画中の位置ズレを含めて位置合わせ精度を
保証して描画の信頼性を上げ１位置ズレ不良のチップを
除外できるようにすることを目的とする。
保証して描画の信頼性を上げ１位置ズレ不良のチップを
除外できるようにすることを目的とする。
上記課題の解決は。
１）基板上にチップまたは複数のチップを含むブロック
ごとに形成されたアライメントマークにより該基板のア
ライメントを行い９次いで該基板に露光した後、再度該
アライメントマークを検出してその位置ズレ量を測定し
、該位置ズレ量を規格値と比較してチップまたはブロッ
クの良否を判定する半導体装置の製造方法、あるいは ２）前記判定により不良となったチップまたはブロック
は電気的試験において不良として除外できるようなパタ
ーンを露光する前記ｌ）記載の半導体装置の製造方法に
より達成される。
ごとに形成されたアライメントマークにより該基板のア
ライメントを行い９次いで該基板に露光した後、再度該
アライメントマークを検出してその位置ズレ量を測定し
、該位置ズレ量を規格値と比較してチップまたはブロッ
クの良否を判定する半導体装置の製造方法、あるいは ２）前記判定により不良となったチップまたはブロック
は電気的試験において不良として除外できるようなパタ
ーンを露光する前記ｌ）記載の半導体装置の製造方法に
より達成される。
本発明は通常の位置合わせ、露光処理後、再度チップ上
のアライメントマークを検出し、その位置ズレ量を測定
し、あらかじめ設定した規格値と比較してそのチップの
良否を判定するようにして露光中の位置ズレを保証する
ようにしたものである。
のアライメントマークを検出し、その位置ズレ量を測定
し、あらかじめ設定した規格値と比較してそのチップの
良否を判定するようにして露光中の位置ズレを保証する
ようにしたものである。
また、規格外チップは、電気的試験において不良として
除外できるパターン（ウェハのブロービング試験で不良
になるようなパターン、以後不良パターンと呼ぶ）を上
記露光に重畳して露光するようにする。
除外できるパターン（ウェハのブロービング試験で不良
になるようなパターン、以後不良パターンと呼ぶ）を上
記露光に重畳して露光するようにする。
第１図は本発明の一実施例を説明する描画処理の流れ図
である。
である。
つぎに実施例を工程順に説明する。
（１） プレアライメント
ここでは、ウェハのアライメントを行う。
ウェハ上の任意の２つ以上のアライメントマークを使用
し、大まかにウェハの基準位置と、ウェハの伸縮および
回転成分を求め、ウェハとステージ座標系を合わせる。
し、大まかにウェハの基準位置と、ウェハの伸縮および
回転成分を求め、ウェハとステージ座標系を合わせる。
（２）ステージ移動
ステージはチップごとにステップアンドリピートされる
。
。
（３）アライメント
アライメントマーク上を電子線で走査し、得られる反射
電子波形を微分し、２つのピーク値よりそのアライメン
トマークの位置を測定する（第２図参照）。
電子波形を微分し、２つのピーク値よりそのアライメン
トマークの位置を測定する（第２図参照）。
第２図（ａ）〜（Ｃ）はアライメントマークの位置測定
を説明する図である。
を説明する図である。
第２図（ａ）はアライメントマークの断面形状を示し、
第２図（ｂ）はアライメントマークを横切って電子線が
走査したときに得られる反射電子波形、第２図（Ｃ）は
それの微分波形図である。
第２図（ｂ）はアライメントマークを横切って電子線が
走査したときに得られる反射電子波形、第２図（Ｃ）は
それの微分波形図である。
アライメントは複数のアライメントマークの位置を上記
の方法で測定しく第３図参照）９本来の（設計上の）マ
ーク位置に対するずれ量を求め。
の方法で測定しく第３図参照）９本来の（設計上の）マ
ーク位置に対するずれ量を求め。
ずれ量に対応する電子線の偏向補正係数（電子ビーム描
画装置の偏向部におけるアンプの利得１回転、高さ、オ
フセット等）を求める。
画装置の偏向部におけるアンプの利得１回転、高さ、オ
フセット等）を求める。
第３図は複数のアライメントマークの位置測定例を示す
平面図である。
平面図である。
図において、十印はアライメントマーク、四角の図形は
チップを示す。
チップを示す。
ここでは、４箇所のアライメントマークの位置を測定す
る。
る。
（４）露光
例えば、可変矩形ビームの場合は、メモリ上のパターン
データをパターンジェネレータに転送して、最適ショッ
ト分割を行う。さらに、上記の（３）で求めた偏向補正
係数による補正を行って描画する。
データをパターンジェネレータに転送して、最適ショッ
ト分割を行う。さらに、上記の（３）で求めた偏向補正
係数による補正を行って描画する。
（５）再度のアライメント（本発明の特徴）描画後、再
度上記の（３）で求めた偏向補正係数にてアライメント
マークの位置を測定し９本来のマーク位置に対するずれ
量を求める。
度上記の（３）で求めた偏向補正係数にてアライメント
マークの位置を測定し９本来のマーク位置に対するずれ
量を求める。
正常なチップでのずれの傾向を表す例を第４図に示す。
露光時のチャージアップによる異常なチップのずれの傾
向例を第５図に示す。
向例を第５図に示す。
第４図、第５図において１点は測定点で１箇所につき４
点ずつ測定を行っている。実線の四角の図形は本来の設
計上の図形１点線の四角の図形は実測図形である。
点ずつ測定を行っている。実線の四角の図形は本来の設
計上の図形１点線の四角の図形は実測図形である。
（６）位置ズレ量判断、および
（７）不良パターンの露光
位置ズレ量を規格値と比較し。
（ａ） 規格内の場合は（２）のステージ移動に帰還
し。
し。
つぎのチップの露光を行う。
（ｂ） 規格外の場合は、不良パターンを露光後。
（２）のステージ移動に帰還し、つぎのチップの露光を
行う。
行う。
第４図は正常なチップでのずれの傾向を表す例を示す平
面図。
面図。
第５図は露光時のチャージアップによる異常な〔発明の
効果〕 以上説明したように本発明によれば、アライメントの誤
検出や描画中の基板のチャージアップ等に起因する描画
中の位置ズレを管理し９位置合わせ精度を保証して描画
の信頼性を上げることができるようになった。
効果〕 以上説明したように本発明によれば、アライメントの誤
検出や描画中の基板のチャージアップ等に起因する描画
中の位置ズレを管理し９位置合わせ精度を保証して描画
の信頼性を上げることができるようになった。
さらに９位置ズレ不良のチップをブロービング試験で除
外できるようになった。
外できるようになった。
【図面の簡単な説明】
第１図は本発明の一実施例を説明する描画処理の流れ図
。 第２図（ａ）〜（Ｃ）はアライメントマークの位置測定
を説明する図。 第３図は複数のアライメントマークの位置測定例を示す
平面図。 尖克例の廉れ凹 第 図 （ａ） −Ｌ」− 第 霞 の位１測定の説明図 第 ３ 図 ０．１μｍ ０．１μｍ 正常ｔよチップてのズレ 第４ 図 ＊常ｔよチップでのズレ 第 ５ 閃
。 第２図（ａ）〜（Ｃ）はアライメントマークの位置測定
を説明する図。 第３図は複数のアライメントマークの位置測定例を示す
平面図。 尖克例の廉れ凹 第 図 （ａ） −Ｌ」− 第 霞 の位１測定の説明図 第 ３ 図 ０．１μｍ ０．１μｍ 正常ｔよチップてのズレ 第４ 図 ＊常ｔよチップでのズレ 第 ５ 閃
Claims (1)
- 【特許請求の範囲】 １）基板上にチップまたは複数のチップを含むブロック
ごとに形成されたアライメントマークにより該基板のア
ライメントを行い、次いで該基板に露光した後、再度該
アライメントマークを検出してその位置ズレ量を測定し
、該位置ズレ量を規格値と比較してチップまたはブロッ
クの良否を判定することを特徴とする半導体装置の製造
方法。 ２）前記判定により不良となったチップまたはブロック
は電気的試験において不良として除外できるようなパタ
ーンを露光することを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231492A JPH04111412A (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231492A JPH04111412A (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111412A true JPH04111412A (ja) | 1992-04-13 |
Family
ID=16924341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231492A Pending JPH04111412A (ja) | 1990-08-31 | 1990-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111412A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982603A (ja) * | 1995-09-12 | 1997-03-28 | Toshiba Corp | 電子ビーム描画装置の合わせずれ評価方法 |
-
1990
- 1990-08-31 JP JP2231492A patent/JPH04111412A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982603A (ja) * | 1995-09-12 | 1997-03-28 | Toshiba Corp | 電子ビーム描画装置の合わせずれ評価方法 |
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