JPH04112254A - データ転送のリトライ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 マイクロプログラム制御のＣＰＵを有するプロセッサに
おけるバスを介するメモリ・Ｉｌｏ等へのデータ転送の
リトライ制御方式に関し、データ転送を高速にでき、か
つマイクロプログラムメモリの使用容量を減少可能なデ
ータ転送のリトライ制御方式を提供することを目的とし
、マクロプログラムが格納されるマクロプログラムメモ
リ、該マクロプログラムメモリのアドレスを指定するマ
クロプログラムカウンタ、マイクロプログラムが格納さ
れるマイクロプログラムメモリ、該マイクロプログラム
メモリのアドレスを指定するマイクロシーケンサ、前記
マイクロプログラムメモリから読み出されるマイクロ命
令に基づいて動作を行うＣＰＵを有するプロセッサにお
けるデータ転送のリトライ制御方式において、所定のマ
クロ命令を解読実行するマイクロプログラムのマイクロ
命令の実行によりバス転送エラーが発生した場合、前記
ＣＰＵのリードデータの取り込み動作、及びデータの転
送アドレスのインクリメント並びに前記マイクロシーケ
ンサの指定するアドレスの更新をアボートして前記所定
のマイクロ命令を再実行する処理を、バス転送エラーが
解消されない場合、所定回数まで繰り返すように構成す
る。

〔産業上の利用分野〕

本発明は、マイクロプログラム制御のＣＰＵを有するプ
ロセッサにおけるバスを介するメモリ・Ｉｌｏ等へのデ
ータ転送のリトライ制御方式に関する。

〔従来の技術〕

第９図は、従来のプロセッサを用いた情報処理装置の構
成例を示す図である。各種コンピュータ及びプログラマ
ブル・コントローラ等の情報処理装置は、一般に第９図
に示すように、プロセッサ１００、メモリ２００、Ｉ１
０装置（入出力装置）３００、伝送インタフェース４０
０等で構成される。プロセッサ１００は、これらのメモ
リ２００、Ｉ１０デバイス３００、伝送インタフェース
４００等と情報交換を行う際、システムバス５００を介
してデータ転送を行う、プロセッサ１００は、マイクロ
プログラム制御方式を採用しており、ＦＯＲＴＲＡＮ、
　Ｃ０ＢＯＬ等の高級言語もし゛くはプログラム・コン
トローラ用のコントローラ言語等で記述されたソースプ
ログラムをコンパイルまたはアセンブルして得られるマ
クロ命令から成るマクロプログラムの実行を、マイクロ
プログラムにより解読して行う。

プロセッサ１００は、マイクロ命令から成るマイクロプ
ログラムを格納しているマイクロプログラムメモリ１０
１（以下、ｕ−ＭＥＭＩＯＩと略称する）、そのμｍＭ
ＥＭＩＯＩに対し一定期間（マイクロサイクル）毎にア
ドレスを供給するマイクロシーケンサ１０２（以下、μ
ｍ５ＱＣＩＯ２と略称する）、上記μｍＭＥＭＩＯＩか
ら読み出されたマイクロ命令を保持すると共に、そのマ
イクロ命令から各種制御信号を出力するパイプラインレ
ジスタ１０３（以下、ＰＬＲ１０３と略称する）、該Ｐ
ＬＲ１０３から読み出したマイクロ命令に指示された各
種演算を行い、その結果としてサイン符号（Ｓ）、ゼロ
検出（Ｚ）、キャリー検出（ＣＹ）、オーバーフロー検
出（ＯＶＦ）等の各種フラグを出力するＣＰＵ　（中央
処理装置）１０４、システムバス５００上のバスデータ
の入力時はバスデータのパリティチエツクを行い、シス
テムバス５００ヘデータ出力時は、パリティジェネレー
トを行うバスパリティチエッカ／ジェネレータ１２１と
バスアクセスの時間監視を行うバスアクセス時間監視回
路１２２とシステムバス５００を介するデータ転送先の
スレーブ側デバイスの異常状態を常時監視するスレーブ
デバイス異常信号判定回路１２３とから成るバス転送エ
ラー検出回路１２０、上記マクロプログラムが格納され
ているマクロプログラムメモリ１０５、該マクロプログ
ラムメモリ１０５にアドレスを供給するマクロプログラ
ム・カウンタ１０６（以下、ＭＰＣ１０６と略称する）
、前記マフラプログラムメモリ１０５から読み出された
マクロ命令のアドレスオペランドから物理アドレスを生
成する物理アドレス生成回路１０７、該物理アドレス生
成回路１０７から加わる転送データのアドレスを保持す
る転送アドレスレジスタ１０日、及び上記バス転送エラ
ー検出回路１２０から加わるバスエラー信号またはＣＰ
Ｕｌ−０４から加わる上記、Ｓ、　　Ｚ、　　ＣＹ、も
しくはＯＶＦの各フラグの値をμｍ３ＱＣＩ０２に選択
出力するテストコンデイション選択回路１０９とから成
っている。

尚、バス転送エラー検出回路１２０は、バスパリティチ
エッカ／ジェネレータ１２１検出によるパリティエラー
発生、及びバスアクセス時間監視回路１２２検出による
バスアクセス時間異常、及びスレーブデバイス異常信号
判定回路１２３検出によるデータ転送時のスレーブデバ
イス異常のどれかの要因により、バスエラー信号を出力
する。

そして、前記ＭＰＣ１０６、転送アドレスレジスタ１０
８は、それぞれプログラムカウント・イネーブル信号（
ＰＣＢ）、アドレスラッチ・イネーブル信号（ＡＬＥ）
がアクティブになったときに、アドレス信号がセットさ
れる。また、上記ＣＰＵ１０４は、ローカルデータバス
１３０を介し、前記システムバス５００に接続されてい
る。

上記構成において、ＭＰＣ１０６によりアドレッシング
されたマクロプログラムメモリ１０５内のマクロ命令は
、ＭＡＰ処理によりμｍ５ＱＣＩ０２を介してμｍＭ、
ＥＭ１０１に格納されている対応する複数のマイクロ命
令から成るインタプリタによって、解読・実行される。

マクロ命令の転送命令には、その転送モードによりいく
つかの種類があり、例えば、３２ビツト長のり一ド／ラ
イト転送、１６ビツト長のリード／ライト転送、８ビツ
ト長のり一ド／ライト転送、及び１６／８ビツト長の符
号付転送（転送時に符号拡張して３２ビツト長に変換す
る）等がある。そして、μｍ５ＱＣＩＯ２内にはこれら
の各マクロ命令に対応したインタプリタが格納されてい
る。

上記各転送命令の実行時には、このμ−ＭＥＭ１０１内
の当該インタプリタの起動と同時に、マクロプログラム
メモリ１０５から読み出されているマクロ命令中のアド
レスオペランドを物理アドレス生成回路１０７により物
理アドレスである転送アドレスに変換した後、ＡＬＥ信
号をアクティブにすることにより、転送アドレスレジス
タ１０８にラッチされる。そして、上記インタプリタの
起動によりＣＰＵ１０４がシステムバス５００を介する
データ転送を開始するとき、転送アドレスレジスタ１０
８から転送アドレスがシステムバス５００に出力され、
該当するメモリ２００もしくはＩ１０装置３００等と情
報交換が行われる。

このシステムバス５００を介するデータ転送においては
、バス転送エラー検出回路１２０により、システムバス
５００上のバスデータのパリティチエツク、バスアクセ
スの時間監視、及びデータ転送先のスレーブ側装置の異
常状態が常にチエツクされ、異常時には一過性の不良動
作を切り捨てるためにリトライ処理を行う。そして、リ
トライ処理が失敗した時は、その旨をシステム管理プロ
グラム内のＲＡＳ処理ルーチンに通知し、システム見地
で縮退による継続運転またはシステムの停止等の決定を
行う。

次に、第１０図及び第１１図のフローチャートを参照し
ながら、上記従来例におけるバスを介するデータ転送の
リトライ制御方式を説明する。尚、リトライカウンタＲ
ＴＣ（以後、単にＲＴＣと記述する）の値はリトライ回
数を決定する。この例ではリトライ回数を３回に設定し
ているものとする。

まず、第１０図（ａ）に示す３２ビツトデータのリード
インクブリタにおいては、システムバス５００を介して
３２ビツトのデータをリードした後（ＳＡＩ）、バス転
送エラー検出回路１２０により、バスエラーが発生した
か否かを判別しく５Ａ２）、バスエラー発生時には３２
ビツト長のデータリード専用のリトライサブルーチンを
コールする（ＳＡ３）。

一方、上記バスエラーが発生せず、データ転送が正常に
行われた時には、ＭＡＰ処理によりＭＰＣ１０６がカウ
ントアツプされ、次のマクロ命令へ処理が移る。

上記処理ＳＡ２におけるバスエラー判定は、第９図に示
すバス転送エラー検出回路１２０が、上記３２ビツトデ
ータ転送において検出したバスエラー信号をテストコン
デイション選択回路１０９を介してμｍ３ＱＣ１０２に
出力することにより、μｍ５ＱＣ１０２が行う。

第１Ｏ図（ハ）は３２ビツト長データのリード専用のリ
トライサブルーチンを示すフローチャートであり、この
３２ビツト長データのリード専用リトライサブルーチン
は、リトライ回数を３回に設定した例である。

次に、このサブルーチンの処理を以下に示す■〜■によ
り説明する。

■　まず、リトライカウンタ（ＲＴＣ）に４を格納する
（ＳＢＩ）。

■　ＲＴＣの値を「１」減算する（ＳＢ２）。

■　ＲＴＣの値が「０」に等しいか否か判別しく５Ｂ３
）、「０」に等しくなければ３２ビツトデータを再び読
み出す（ＳＢ４）。

■　次に、バスエラーの判定を行い（ＳＢ５）、バスエ
ラーが発生していれば再び前記処理ＳＢ２に戻り、再び
３２ビツトデータの読み出しを行う。

■　一方、上記処理ＳＢ５でバスエラーが発生していな
い場合には、リトライリードの成功となり、本サブルー
チンをリターンで抜はインタプリタに戻りＭＡＰ処理を
行い、次のマクロ命令の解読実行へと処理を継続してい
（。

■　また、上記処理ＳＢ４で３２ビツトデータの再読み
出しが失敗した時には、上記処理ＳＢ２〜ＳＢ５を最大
３回繰り返し、バスエラーが解消しない場合には、上記
判別処理ＳＢ３でＲＴＣ＝Ｏと判別し、システム管理プ
ログラムのＲＡＳ処理を起動させた後、本サブルーチン
をリターンで抜け、割り込みによりシステム管理プログ
ラム処理へ移行する。

また、１６ビツトリードインクプリタにおいても、第１
１図（ａ）に示す１６ビツトリードインタプリタ並びに
同図Φ）に示す１６ビツトリード専用リトライサブルー
チンにより、上記３２ビツトデータの読み出しと同様な
処理が行われる。また、他の各種データビット長及び各
種転送モードのり一ド／ライトにおいても、それらの転
送処理を行うインタプリタとそれらのインタプリタ毎に
用意されだ専用のリトライサブルーチンにより同様な処
理が行われる。

〔発明が解決しようとする課題］ 上述したように、従来の１つのマクロ命令に対応するイ
ンタプリタによるバスを介するデータ転送処理において
は、メモリのリード・ライト等のデータ転送処理後に必
ずバスエラーが発生したか否かをチエツクするステップ
が必要であり、１つのマクロ命令を解読実行するマイク
ロプログラムのステップ数が少ない場合、処理速度の遅
延に大きく影響していた。（１つのマクロ命令を解読実
行するマイクロプログラムが１ステツプの場合は、転送
命令の処理時間は２倍になる） また、データ転送のアクセスモードが複数個ある場合（
例えば、３２ビツトリード・１６ビツトリード・８ビツ
トリード・３２ビツトライト・１６ビツトライト・８ビ
ツトライト等）は、それらの各アクセスモードに対応し
て、リトライ処理ルーチンも複数個用意しなければなら
ず、マイクロプログラムメモリの使用容量が大きくなっ
てしまうという欠点があった。

本発明は、データ転送を高速にでき、かつマイクロプロ
グラムメモリの使用容量を減少可能なデータ転送のリト
ライ制御方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理説明図である。

本発明は、マクロプログラムが格納されるマクロプログ
ラムメモリ１、該マクロプログラムメモリ１のアドレス
を指定するマクロプログラムカウンタ２、マイクロプロ
グラムが格納されるマイクロプログラムメモリ３、該マ
イクロプログラムメモリ３のアドレスを指定するマイク
ロシーケンサ４、前記マイクロプログラムメモリ３から
読み出されるマイクロ命令に基づいて動作を行うＣＰＵ
５を有するプロセッサにおけるデータ転送のリトライ制
御方式を前提とする。

本発明のデータ転送のリトライ制御方式においては、所
定のマクロ命令を解読実行するマイクロプログラムのマ
イクロ命令の実行によりバス転送エラーが発生した場合
、ＣＰｔＪ５のリードデータの取り込み動作、及びデー
タの転送アドレスのインクリメント並びにマイクロシー
ケンサ４の指定するアドレスの更新をアボートして、前
記所定のマイクロ命令を再実行する処理を、バス転送エ
ラーが解消されない場合、所定回数まで繰り返す。

上記所定のマクロ命令を解読実行するマイクロプログラ
ムのマイクロ命令の再実行の繰り返し回数の計数は、例
えば、請求項２記載のようにバス転送エラー発生後に起
動されるマイクロプログラムメモリ３に格納された割り
込み処理ルーチン３ａの実行により行われる。

また、上記割り込み処理ルーチン３ａは、例えば請求項
３記載のように、起動される毎に、今回のバス転送エラ
ー時のマクロプログラムカウンタ２の値と前回のバス転
送エラー時のマクロプログラムカウンタ２の値とを比較
することにより、同一マクロ命令の実行によるバス転送
エラーであるか否かを判別し、同一マクロ命令が実行さ
れたものと判別したときのみ、前記マクロ命令を解読実
行するマイクロプログラムのマイクロ命令の再実行回数
の計数を行うようにしてもよい。

さらに、割り込み処理ルーチン３ａは、請求項４記載の
ように前記バス転送エラーを引き起こしたマクロ命令を
解読実行するマイクロプログラムのマイクロ命令を前記
所定回数だけ再実行させても、バス転送エラーが解消し
ない場合には、前記データの転送アドレスをマイクロプ
ログラム・オペレーティング・システムの管理下のバス
転送エラーの発生しないダミーアドレスに変更して復帰
するようにしてもよい。

また、請求項５記載のように、１つのマイクロ命令にお
いて、バス転送動作と同時にカウンタ７のインクリメン
ト／デクリメントなどの処理を行う場合、前記マイクロ
プログラムメモリ３から出力された該マイクロ命令をパ
イプラインレジスタ６ヘラツチすると同時にカウンタ７
のインクリメント／デクリメントなどの処理を実行する
（すなわち、同一マイクロ命令で記述されているが、カ
ウンタ７のインクリメント／デクリメントなどの処理の
みは、バス転送動作よりも１クロツタサイクル先に実行
する。）ようなマイクロ命令の実行時においてバス転送
エラーが発生した場合、そのときの前記カウンタ７に対
するカウント操作等の情報を記憶する記憶手段８とをさ
らに有するマイクロプログラム制御方式のプロセッサに
おいては、バス転送エラー発生時には、上記記憶手段８
に記憶されている該マイクロ命令がパイプラインレジス
タ６ヘラツチされると同時に処理されたカウント操作等
の情報に基づいて、前記カウンタ７等の値を前記マイク
ロ命令実行前の状態に戻した後、前記マイクロ命令の再
実行を行うようにしてもよい。

〔作　　用〕

前記マイクロプログラム制御方式のプロセッサのＣＰＵ
５により所定のマクロ命令を解読実行するマイクロプロ
グラムのマイクロ命令が実行された際、バス転送エラー
が発生すると、ＣＰＵ５のり一ドデータの取り込み動作
、及びデータの転送アドレスの更新がアボートされ、ま
た、マイクロシーケンサ４のマイクロプログラムカウン
タ（μｍＰＣ）の更新もアボートされ、バス転送エラー
割込みによるリトライ制御処理の後に、前記所定のマク
ロ命令が命令実行前の状態で再び実行される。そして、
このマイクロ命令の再実行を、バス転送エラーが解消さ
れない場合、所定回数まで繰り返す。

前記バス転送エラー割込みによるリトライ制御処理にお
いて、リトライ失敗と判定した場合に、転送アドレスを
マイクロプログラムのオペレーティングシステムに変更
して割込み復帰することにより、前記所定のマイクロ命
令をバスエラーが発生しないで強制的に抜けることがで
きる。

また、１つのマイクロ命令において、バス転送動作と同
時にカウンタ７のインクリメント／デクリメントなどの
処理を行う場合、前記マイクロプログラムメモリ３から
出力された該マイクロ命令をパイプラインレジスタ６ヘ
ラツチすると同時にカランタフのインクリメント／デク
リメントなどの処理を実行する（すなわち、同一マイク
ロ命令で記述されているが、カランタフのインクリメン
ト／デクリメントなどの処理のみは、バス転送動作より
も１クロツクサイクル先に実行する。）ようなマイクロ
命令の実行時にバス転送エラーが発生したならば、その
時の上記カウンタ７のカウント操作等の情報を記憶手段
８に記憶させておき、バス転送エラー割込み処理におい
て、上記記憶手段８に記憶されているカウント操作等の
情報に基づいて、前記カウンタ７等の値を前記マイクロ
命令の実行前の状態に戻した後、前記マイクロ命令の再
実行を行う、この場合も、前記マイクロ命令の再実行は
、所定回数だけ繰り返される。

このように任意のマクロ命令を解読実行するマイクロプ
ログラムのマイクロ命令の実行によりバス転送エラーが
発生した場合、自動的に上記マイクロ命令が所定数回繰
り返されてデータ転送のリトライが行われるので、従来
のように各種データ転送用のマクロ命令に対応したマイ
クロプログラムのインクブリタ毎に、専用のリトライサ
ブルーチンを設ける必要がなくなる。また、バス転送エ
ラーが発生しない場合には、直ちに次のマクロ命令を実
行することができる。

〔実　　施　　例〕

以下、図面を参照しながら本発明の実施例について説明
する。

第２図は本発明の一実施例であるプロセッサのシステム
構成図である。尚、同図において、前記第９図に示すブ
ロックと同一のブロックには同一番号を付し、詳しい説
明は省略する。

マイクロシーケンサ（μｍ５ＱＣ）１５０は、各種割込
みベクタが格納されている割込みベクタレジスタ１５１
、ＰＬＲ（パイプラインレジスタ）１０３から出力され
るブランチオベレーシッン命令（ＢＯＰ）、バス転送エ
ラー検出回路１２０から出力されるバスエラー信号、及
びテストコンディジ目ン選択回路１０９から出力される
信号をデコードして各種制御信号を出力するブランチ制
御回路１５２、マイクロプログラムメモリ（μｍＭＥＭ
）１０１に一定期間（マイクロサイクル）ごとにそのア
ドレスを供給するマイクロプログラムカラ７り（μｍＰ
Ｃ）Ｉ　５３、＋０）ｕ−ＰＣｌ５３の値を所定ワード
数スタックするマイクロスタック（μｍスタック）１５
４、前記割込ベクタレジスタ１５１から出力される割込
みベクタアドレス、パイプラインレジスタ１０３がら出
力されるジャンプアドレス、マクロプログラムメモリ１
゜５から出力されるマクロ命令を解読実行するマイクロ
プリンタの先頭アドレス、及びμｍＰＣｌ５３並びにμ
ｍスタック１５４から出力されるμｍＭＥＭＩ　Ｏ１の
アドレスの中からいずれか１つを選択して、その選択し
た信号をマイクロプログラムメモリ１０１にアドレス信
号として供給するマルチプレクサ１５５とから成ってい
る。

また、ＣＰＵ１６０は、キャッシュメモリ１６１から出
力されるデータＡＤとデータＢＤに対し算術・論理演算
を行うＡ　Ｌ　Ｕ　（Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉ
ｃＵｎｉｔ）　Ｉ　６２、そのＡＬＵ１６２の出力をロ
ーカルバス６００に出力すると共にローカルデータバス
６００上とデータの入出力する人出力バッファ１６３、
ＡＬＵ１６２の出力もしくは人出カバッファ１６３の出
力のいずれがを選択してキャッシュメモリ１６１に出力
するマルチプレクサ１６４、及び前記バスエラー信号と
キャッシュメモリ１６１に対する書込信号ＷＴが加わり
、前記バスエラー信号がアクティブのときに、上記書込
信号ＷＴがキャッシュメモリ１６１に出力されることを
禁止して、キャッシュメモリのライト動作を禁止するゲ
ート１６５とから成っている。

また、バスエラー信号及びアドレスラッチ・イネーブル
信号ＡＬＥが加わり、バスエラー信号がアクティブのと
きに、転送アドレスレジスタ１゜８に対するアドレスラ
ッチ・イネーブル信号ＡＬＥの出力を禁止して、バスエ
ラー時に転送アドレスのラッチを禁止するゲート１７１
、バスエラー信号及びプログラムカウント・イネーブル
信号ＰＣＥが加わり、バスエラー信号がアクティブのと
きにプログラムカウント・イネーブル信号ＰＣＥがマク
ロ・プログラム・カウンタＭＰＣ１０６に出力されるこ
とを禁止して、バスエラー時にＭＰＣ１０６のカウント
を禁止するゲート１７２、及びバスエラー信号と動作許
可信号が加わり、バスエラー信号がアクティブのときに
、レジスタ及びカウンタにより構成される各種実行回路
１７４へ動作許可信号を出力することを禁止して、バス
エラー時に各種実行回路の動作を禁止するゲート１７３
とから成っている。尚、キャッシュメモリ１６１に対す
るアドレス信号Ａ、Ｂは、ＰＬＲＩＯ３から出力される
。また、ＣＰＵ１６０に対する制御信号ＣＰＵＣも、Ｐ
ＬＲ１０３から出力される。

上記構成の実施例において、μｍインタプリタによりマ
クロ命令を解読・実行してデータのバス転送を行う動作
とそのデータ転送時のバスエラーを検出する動作は、前
述した従来例と同様であり、その説明は省略する。ＣＰ
Ｕ１６０は、ＰＬＲＩ０３から出力されるＣＰＵ制御信
号（ＣＰＵＣ）により各種演算・転送制御、キャッシュ
メモリ１６１のアドレス信号Ａ並びにＢ、キャッシュメ
モリ１６１に対するライト動作が指示される。

バスエラーが発生した場合は、バス転送エラー検出回路
１２０からバスエラー信号が出力され、ゲート１６５に
よりキャッシュメモリ１６１に対するリードデータの書
き込みが禁止される。また、ゲート１７１により次に実
行されるマクロ命令の転送アドレスの転送アドレスレジ
スタ１０８に対する書き込みが禁止され、さらにゲート
１７２によりＭＰＣ１０６のカウント動作が禁止される
。

また、ゲート１７３により各種実行回路１７４の動作が
禁止される。また、同じくバスエラー信号により、μｍ
５ＱＣ１５０においては、ブランチ制御部１５２を介し
、μｍＰＣｌ５３のカウント動作が禁止され更新されな
い状態のμｍＰＣｌ５３の値が、μｍスタック１５４に
格納される。そして、マルチプレクサ１５５は、マクロ
プログラムメモリ１０５から読み出されるマクロ命令の
ＭＡＰアドレスを選択しないで割込ベクタレジスタ１５
１から出力されるリトライ処理ルーチンのアドレスを選
択し、μｍＰＣｌ５３並びにμｍＭＥＭ１０１に出力す
る。このことにより、μｍＭＥＭ１０１に格納されてい
るリトライ処理ルーチンが実行される。また、上述した
ように、バスエラーが発生した場合、更新されないμｍ
ＰＣｌ５３の値が、μｍスタック１５４に格納されるの
で、バスエラー割込により起動されるリトライ処理ルー
チンからリターン命令で復帰するときは、μ−スタック
１５４内に格納されている前記バスエラーを起こした転
送命令のμアドレスを選択することにより、再びバス転
送のリトライを行うことができる。

第３図及び第４図は、それぞれ第１実施例のマイクロプ
ログラムにより行われる３２ビツト、１６ビツトのバス
転送処理におけるルーチンを示すフローチャートである
。

上記３２ビツトリードインクプリタおよび１６ビツトリ
ードインクプリタは、どちらもそれぞれの転送動作と同
時にＭＡＰの処理を行うために、１りロックでマクロ命
令のインタプリタを終了する。

次に、第５図は、ハスエラー発生時のリトライ制御用の
割込処理を説明するフローチャートである。尚、リトラ
イ回数は３回とした例とする為同図のフローチャートが
実行される前に、ＲＴＣには「４」が初期設定されてい
るものとして、以下説明を行う。

また、第１実施例においては、破線の矩形で示す処理Ｓ
Ｃ４は行われない。

第３図に示す３２ビツトリードインタプリタのデータ転
送動作においてバスエラーが発生した場合、上述したよ
うに、マルチプレクサ１５５により、割込みベクタレジ
スタ１５１に格納されているバス転送エラーに対応する
割込みペクタの示すリトライ制御処理ルーチンの先頭ア
ドレスが選択され、その先頭アドレスがμｍＭＥＭＩＯ
Ｉに供給されることにより、第５図のフローチャートに
示すデータ転送のリトライ制御用の割込処理ルーチンが
起動される。

この割込処理ルーチンにおいて、 ■　現在のマクロプログラムカウンタ（以後、ＭＰＣと
記す）と前回のＭＰＣが等しいか否かの判別を行い（Ｓ
Ｃ１）、等しい場合は処理ＳＣ２へ、等しくない場合は
処理ＳＣ５へ移行する。

■　処理ＳＣ２において、ＲＴＣを「１」減算する。

■　次に、ＲＴＣが「０」に等しいか否か判別しく５Ｃ
３）、ＲＴＣが「０」に等しくなければリターン命令（
ＲＥＴ）により第３図に示すインタプリタの３２ピツト
リー［゛の実行によるリトライを行い、バスエラーが発
生せずリトライが成功した場合には、同時実行するＭＡ
Ｐ処理により、次のマクロ命令の解読実行へと処理を継
続していく。

また、上記３２ビツトリードのリトライで再びエラーが
発生した場合には、再び、割込処理により上記処理ＳＣ
Ｉへ移行する。

■　また、上記処理ＳＣＩで現在のＭＰＣが前回のＭＰ
Ｃに等しくない場合は、同一マクロ命令を解読実行する
マイクロプログラムのインタプリタによるバス転送命令
でないため、リトライ制御をクリアするため、現在のＭ
ＰＣを前回のＭ　Ｐ　Ｃ９’ＪＡ域に格納した後（ＳＣ
５）、ＲＴＣを「４」に初期設定する（ＳＣ６）。

■　データ転送のリトライが失敗した時は、上記処理３
２ビツトリード→ＳＣＩ→ＳＣ２→ＳＣ３の処理が３回
繰り返された後、上記処理ＳＣ３でＲＴＣが「Ｏ」とな
り、システム管理プログラムのＲＡＳ処理起動後に（Ｓ
Ｃ７）、マイクロプログラム・オペレーティングシステ
ムのダミーアドレスを転送アドレスレジスタ１０８に格
納してリターンすることにより（ＳＣ８）、バスエラー
の起きないダミー転送を行わせて、前記第３図に示す３
２ビツトデータ転送マイクロプログラムステツプを強制
的に終結し、システム管理プログラム処理へ割込により
移行する。

１６ビツトリードにおいても、第４図のフローチャート
に示す１６ビツトリードインクプリタの転送処理と上述
した第５図のフローチャートに示すバスエラー時のリト
ライ制御用の割込処理が、上記３２ビツトリードと同様
にして行われる。また、その他の各種ビットおよび各種
転送モードのり一ド／ライトにおいても、それらのデー
タ転送を行うインタプリタの実行並びに第５図のフロー
チャートに示すバスエラー発生時のリトライ制御用の割
込処理ルーチンの実行が同様に行われる。

ところで、バス転送命令をパイプラインレジスタにラッ
チすると同時に実行される動作を伴ったバス転送のマイ
クロ命令（μ命令）を実行するプロセッサにおいては、
上記第１の実施例では完全にアボードできない。以下、
このような動作を伴った場合に対応する第２実施例につ
いて説明する。

第６図は、本発明に係わる第２実施例のＣＰＵ１８０の
構成を示す図である。

データスタックポインタ（以下、ＤＳＰと称す）１８１
は、キャッシュメモリ１８２をスタック構造で使用する
ときのポインタであり、マイクロプログラムメモリ　（
μｍＭＥＭ）１９１から読み出されたマイクロ命令がパ
イプラインレジスタ（ＰＬＲ）１９２にセントされると
同時に、μｍＭＥＭ１９１から出力されるカウントイネ
ーブル信号ＣＴＥとカウントアツプ／ダウン信号ＵＰ／
ｍにより、カウントアツプ／ダウン動作を行う。アンド
ゲート１８３は、ＰＬＲ１９２から出力されるカウント
イネーブル信号ＣＴＥＸとカウントアツプ／ダウン信号
ＵＰ／ＵπＸにより、バスエラー時のＤＳＰ　１８１の
カウントアツプ条件を生成するＡＮＤゲートであり、そ
の出力はＪＫフリップフロップ（ＪＫ−Ｆ／Ｆ）１８４
に記憶される。

また、アンドゲート１８５は、バスエラー時のＤＳＰ　
１８１のカウントダウン条件を生成するＡＮＤゲートで
あり、その出力はＪＫフリップフロップ（ＪＫ−Ｆ／Ｆ
）１８６に記憶される。

コマンドレジスタ（ＣＭＲ）１８７は、マイクロプログ
ラムの実行によりＡＬＵ１８８から出力される前記ＪＫ
−Ｆ／Ｆ１８４，１８６がバスエラー時に記憶している
ＤＳＰ１８１のカウンタアップ／ダウン情報をクリア（
リセット）するためのコマンドを格納するレジスタであ
る。

続いて、上記構成のＣＰＵ１８０、μｍＭＥＭ１９１、
及びＰＬＲ１９２を有する第２実施例の動作を説明する
。

まず、バス転送を行うと同時に、ＤＳＰ　１８１のカウ
ントアツプを行う動作が実行された際に、バスエラーが
発生した場合の動作を、第７図のタイミングチャートを
参照しながら説明する。尚、バス転送によりバスエラー
が発生したときの、特に図示していないマイクロシーケ
ンサ（μｍ５ＱＣ）及びＣＰＵ　１８０の各アボート動
作は、前述した第２図に示す第１実施例と同様である。

第７図のタイミングチャートに示すように、時刻ＴＡに
おけるクロックのタイミングＡで、μｍＭＥＭ１９１か
ら出力されるデータ転送命令がＰＬＲ１９２にセットさ
れると同時に、ＤＳＰ１８１は、同じくμｍＭＥＭ１９
１から出力されるカウントイネーブル信号ＣＴＥとカウ
ントアツプ／ダウン信号ＵＰ／■Ｘによりカウントアツ
プ動作を行いカウント値が“５°”から　６″に変化す
る。そして、次のクロックのタイミングＢでデータ転送
が行われたときにバスエラーが発生した場合は、ＰＬＲ
１９２から出力されるカウントイネーブル信号ＣＴＥＸ
、カウントアツプ／ダウン信号Ｕ　Ｐ　／　ＤπＸ、及
びバスエラー信号がアクティブとなるので、ゲート１８
３を介して、ＪＫ−Ｆ／Ｆ１８４にバスエラー時のＤＳ
Ｐ　１８１のカウントアツプ情報が記憶される。この時
、データ転送のリトライ動作を、前記第１の実施例と同
様にして行った場合には、ＤＳＰ　１８１がすでにカウ
ントアツプされているのでアボートすることができない
が、前記第５図のフローチャートに示す割込処理ルーチ
ンの処理ＳＣ３でＲＴＣが「０」に等しくないと判別さ
れた後に、第６図に示すＪＫ−Ｆ／Ｆ　１８４の出力に
基づいてバスエラー時のＤＳＰ１８１のカウントアツプ
指令の有無を判定する第８図の処理を、処理ＳＣ４とし
て組み込むことにより同等の機能を実現できる。

すなわち、第８図のフローチャートにおいて、ＪＫ−Ｆ
／Ｆ１８４．１８６の出力を読み出して、バスエラー時
のカウントアツプ指令有のときは、ＤＳＰ　１８１のカ
ウント値を°′１“デクリメント（減算）して（ＳＤ２
）　、ＤＳＰ　１８１の値を上記データ転送命令の実行
前のカウント値「５」に戻した状態とし、さらにＪＫ−
Ｆ／Ｆ１Ｂ４の出力をコマンドレジスタ１８７を介して
リセットさせた後（ＳＤ５）、リターン命令により元の
インタプリタの転送命令の実行へ移行しリトライを行う
。

一方、データ転送命令と同時にＤＳＰ１８１のカウント
ダウンを行う場合も、ゲート１８５とＪＫ−Ｆ／Ｆ　Ｆ
８６により、上記と同様にしてバスエラー時にＪＫ−Ｆ
／Ｆ　１８４．１８６の出力を読み出して、バスエラー
時のカウントダウン指令有を認識してＤＳＰ１８１のカ
ウント値を「１」インクリメント（増加）して（ＳＤ４
）、ＤＳＰ１８１の値を上記データ転送命令の実行前の
カウント値に戻してからリトライすることができる。

以上により、バスエラーが発生した際に、ＤＳＰ１８１
の値をデータ転送実行前に戻して、リトライ処理を行う
ことができる。

尚、上記第２実施例はＤＳＰ　１８１のカウントアツプ
／ダウンの例であるが、バス転送命令をパイプラインレ
ジスタヘラッチすると同時に実行される各種の動作を伴
ったバス転送のマイクロ命令においても、バスエラー信
号の発生タイミングでその動作があったことを記憶する
複数のＦ／Ｆを備えることにより、バスエラー割込処理
の中でリトライする前にＦ／Ｆの出力を確認し、その動
作をデータ転送の実行前に戻すことが可能である。

〔発明の効果〕

以上説明したように、本発明は、データ転送のマクロ命
令を解読実行するマイクロプログラムのマイクロ命令の
実行により、バス転送エラーが発生した場合、同一のマ
イクロ命令のステップを所定回数繰り返して再実行させ
るようにしたので、インクプリタ内で転送命令を実行す
るマイクロ命令の実行後に、バスエラー判定用の同じく
マイクロ命令から成るステップを実行することが不要と
なり、バスエラーの無い時のデータ転送のマクロ命令を
高速にマイクロプログラムで解読実行することができる
。またモードの異なる複数のデータ転送用のマクロ命令
に対しては、各マクロ命令を解読実行するマイクロプロ
グラムのマイクロ命令上でリトライする為マクロ命令毎
に、リトライ用のサブルーチンを用意することも不要と
なるので、マイクロメモリの使用容量を減少することが
できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は一実施例のプロセッサのシステム構成図、 第３図は３２ビツトリードインクプリタの転送処理を説
明するフローチャート、 第４図は１６ビツトリードインタプリタの転送処理を説
明するフローチャート、 第５図はバス転送エラー発生時に行われる割込処理を説
明するフローチャート、 第６図は本発明に係わる第２実施例のＣＰＵの回路構成
図、 第７図はパイプライン処理を行うプロセッサの回路の動
作を説明するタイミングチャート、第８図は上記パイプ
ライン処理を行うプロセッサのバス転送エラー発生時の
動作を説明するフローチャート、 第９図は従来のプロセッサの一構成例を示す図、第１０
図（ａ）は従来の３２ビツトリードインタプリタ処理を
説明するフローチャート、 第１０図（ｂ）は従来の３２ビツトリードインクプリタ
専用のリトライサブルーチンの処理を説明するフローチ
ャート、 第１１図（ａ）は従来の１６ビツトリードインクプリタ
の処理を説明するフローチャート、 第１１図（ｂ）は従来の１６ビツトリードインタプリタ
専用のリトライサブルーチンの処理を説明するフローチ
ャートである。 １，１０５・・・マクロプログラムメモリ、２．１０６
・・・マクロプログラムカウンタ、３．１０１，１９１
・・・マイクロプログラムメモリ、 ３ａ・・・・割込処理ルーチン、 ４．１５０，１０２・・・・・マイクロシーケンサ、 ５．１０４，１６０，１８０・・・ＣＰＬＩ。 ６．１０３．１９２・・・パイプラインレジスタ（ＰＬ
Ｒ）、 ７・・・カウンタ、 ８・・・記憶手段、 １０７・・・物理アドレス生成回路、 １０８・・・転送アドレスレジスタ、 １０９・・・テストコンデイション選択回路、１２０・
・・バス転送エラー検出回路、１２１・・・バスパリテ
ィチエッカ／ジェネレータ、 １２２・・・バスアクセス時間監視回路、１２３　・ １５１　・ １５２　・ １５３　・ １５４　・ １５５　・ １６　ｌ。 １６２． １６３　・ １６４　・ １６５　・ １７１　・ １７２　・ １７３　・ ・・スレーブデバイス異常信号判定回 路、 ・・割込へフタレジスタ、 ・・ブランチ制御回路、 ・・マイクロプログラムカウンタ（μ ｍＰＣ）、 ・・マイクロスタック（μｍスタック）・・マルチプレ
クサ、 １８２・・・キャッシュメモリ、 １８８・・・演算器（ＡＬＵ）、 ・・データ入出力ハッファ、 ・・マルチプレクサ、 ・・パスエラー時キャッシュメモリラ イト禁止アンドゲート、 ・・パスエラー時アドレスラッチ禁止 アンドゲート、 ・・パスエラー時ＭＰＣカウント禁止 アンドゲート、 ・・パスエラー時各種レジスタ動作禁 止アンドゲート、 １７４　・ １８１　・ １８３゜ １８４゜ １８７　・ ・・各種実行回路、 ・・データスタックポインタ、 １８５・・・アンドゲート、 １８６・・・ＪＫ−Ｆ／Ｆ。 ・・コマンドレジスタ。

Claims (1)

1. 【特許請求の範囲】 １）マクロプログラムが格納されるマクロプログラムメ
   モリ（１）、該マクロプログラムメモリ（１）のアドレ
   スを指定するマクロプログラムカウンタ（２）、マイク
   ロプログラムが格納されるマイクロプログラムメモリ（
   ３）、該マイクロプログラムメモリ（３）のアドレスを
   指定するマイクロシーケンサ（４）、前記マイクロプロ
   グラムメモリ（３）から読み出されるマイクロ命令に基
   づいて動作を行うＣＰＵ（５）を有するプロセッサにお
   けるデータ転送のリトライ制御方式において、 所定のマクロ命令を解読実行するマイクロプログラムの
   マイクロ命令の実行によりバス転送エラーが発生した場
   合、前記ＣＰＵ（５）のリードデータの取り込み動作、
   及びデータの転送アドレスのインクリメント並びに前記
   マイクロシーケンサ（４）の指定するアドレスの更新を
   アボートして前記所定のマクロ命令を再実行する処理を
   、バス転送エラーが解消されない場合、所定回数まで繰
   り返すことを特徴とするデータ転送のリトライ制御方式
   。 ２）前記所定のマクロ命令を解読実行するマイクロプロ
   グラムのマイクロ命令の再実行の繰り返し回数の計数は
   、バス転送エラー発生後に起動される前記マイクロプロ
   グラムメモリ（３）に格納された割り込み処理ルーチン
   （３ａ）の実行により行われることを特徴とする請求項
   １記載のデータ転送のリトライ制御方式。 ３）前記割り込み処理ルーチン（３ａ）は、起動される
   毎に、今回のバス転送エラー時のマクロプログラムカウ
   ンタ（２）の値と前回のバス転送エラー時のマクロプロ
   グラムカウンタ（２）との値とを比較することにより、
   同一マクロ命令の実行によるバス転送エラーであるか否
   かを判別し、同一マクロ命令が実行されたものと判別し
   たときのみ、前記マクロ命令を解読実行するマイクロプ
   ログラムのマイクロ命令の再実行回数の計数を行うこと
   を特徴とする請求項２記載のデータ転送のリトライ制御
   方式。 ４）前記割り込み処理ルーチン（３ａ）は、前記バス転
   送エラーを引き起こしたマクロ命令を解読実行するマイ
   クロプログラムのマイクロ命令を前記所定回数だけ再実
   行させても、バス転送エラーが解消しない場合には、前
   記データの転送アドレスをマイクロプログラム・オペレ
   ーティング・システムの管理下のバス転送エラーの発生
   しないダミーアドレスに変更して復帰することを特徴と
   する請求項３記載のデータ転送のリトライ制御方式。 ５）１つのマイクロ命令において、バス転送動作と同時
   にカウンタ（７）のインクリメント／デクリメントなど
   の処理を行う場合、前記マイクロプログラムメモリ（３
   ）から出力された該マイクロ命令をパイプラインレジス
   タ（６）へラッチすると同時にカウンタ（７）のインク
   リメント／デクリメントなどの処理を実行するようなマ
   イクロ命令の実行時においてバス転送エラーが発生した
   場合、そのときの前記カウンタ（７）に対するカウント
   操作等の情報を記憶する記憶手段（８）とをさらに有し
   、 前記バス転送エラー発生時には、上記記憶手段（８）に
   記憶されているカウント操作等の情報に基づいて前記カ
   ウンタ（７）等の値を前記マイクロ命令の実行前の状態
   に戻した後、前記マイクロ命令の再実行を行うことを特
   徴とする請求項１、２、３または４記載のデータ転送の
   リトライ制御方式。