JPH04112271A - 遅延解析方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 論理回路の遅延を解析する遅延解析方式に関し、大規模
な組合せ型の論理回路を高速に遅延解析を可能にするこ
とを目的とし、 解析対象の論理回路の各論理ゲートについて、遅延値を
伝播させる素子（遅延計算素子という）に置き換えた遅
延計算回路と、解析対象の論理回路の各論理ゲートにつ
いて、与えられた条件を満たすバスを選択する素子（イ
ベント発生素子という）に置き換えたイベント発生回路
と、上記遅延計算回路およびイベント発生回路を制御し
て解析対象の論理回路の遅延の解析制御を行う全体制御
回路とを備え、この全体制御回路が入力変化の時刻を上
記遅延計算回路の入力側に与えて出力側から遅延値を取
り出したり、あるいは更に上記イベント発生回路の出力
側からバス探索の開始命令を入力し、当該イベント発生
回路のイベント発生素子が随時入力選択信号を上記遅延
計算回路の対応する遅延計算素子に入力してバスの遅延
計算回路することを繰り返し、条件を満たすバスを順次
探索するように構成する。

（産業上の利用分野〕 本発明は、論理回路の遅延を解析する遅延解析方式に関
するものである。近年の論理回路の高速化の要求に伴い
、より短いクロック間隔で論理回路を動作させる必要が
生じてきている。このために論理管理の動作が終了する
までに要する時間を設計時に、より正確に解析する必要
が生し、大規模回路でも、高速に遅延解析を可能にする
方式が要求されている。

：従来の技術と発明が解決しようとする課題〕従来の遅
延解析方式は、計算機上のソフトウェアによって、遅延
解析を行ってきた。しかし、近年、解析対象の論理回路
が大型化し、解析に長時間を要するようになってきた。

また、解析対象の論理回路の回路データが膨大となり、
計算機の主記憶上に載らなくなってきたため、外部記憶
装置との間の転送が必要となり、解析時間に更に余分の
時間が必要となってしまうという問題があった。

本発明は、大規模な組合せ型の論理回路を高速に遅延解
析を可能にすることを目的としている。

〔課題を解決するための手段〕・ 第１図は、本発明の原理構成図を示す。

第１図において、全体制御回路１は、遅延計算回路３お
よびイベント発生回路４を制御して解析対象の論理回路
の遅延の解析制御を行う回路である。

遅延計算回路３は、解析対象の論理回路の各論理ゲート
について、遅延値を伝播させる素子（遅延計算素子５と
いう）に置き換えた回路である。

イベント発生回路４は、解析対象の論理回路の各論理ゲ
ートについて、与えられた条件を満たすバスを選択する
素子（イベント発生素子６という）に置き換えた回路で
ある。

〔作用〕

本発明は、第１図に示すように、解析対象の論理回路の
各論理ゲートについて、遅延計算回路３およびイベント
発生回路４に置き換え、全体制御回路１が入力時刻の変
化を遅延計算回路３の入力側に与えて出力側から遅延値
を取り出し、更にイベント発注回路４の出力側からバス
探索の開始命令を入力し、当該イベント発生回路４のイ
ベント発生素子６が随時入力選択信号を遅延計算回路３
の対応する遅延計算素子５に入力してバスの遅延計算依
願することを繰り返し、条件を満たすバスなどを探索す
るようにしている。

従って、組合せ型の論理回路について直接実行可能な遅
延計算回路３およびイベント発生回路４に置き換え、遅
延解析を高速に行うことが可能となる。これにより、大
規模な組合せ型の論理回路でも高速に遅延解析すること
ができる。

〔実施例〕

次に、第１図から第２３図を用いて本発明の実施例の構
成および動作を順次゛詳細に説明する。

第１図において、全体制御回路１は、遅延解析回路２へ
動作開始命令を送ったり、そこから終了命令を受は取っ
たり、解析結果を読み出したりなどする回路である。

遅延解析回路２は、解析対象の論理回路の遅延の計算や
、バスの選択をする回路であって、遅延計算回路３およ
びイベント発生回路４から構成される回路である。

遅延計算回路３は、解析対象の論理回路、例えば第２図
（ａ）論理回路の各論理ゲートを遅延計算素子５で置き
換えた回路であって、イベント発生回路４のイベント発
生素子６からの素子数分の入力選択信号によってバスを
指定され、この指定されたバスの伝播遅延を計算し、遅
延値を求めるためのものである。この求めた遅延値をも
とに与えられた条件を満たすか否かを表す判断信号を、
自身が作成するか、あるいは全体制御回路１に送って作
成してもらう。

遅延計算素子５は、第３回出）に示すように、解析対象
の例えば第２図ｆａｌの論理回路の各論理ゲートを置き
換えて作成したものであって、対応するイベント発生素
子６からの入力選択信号によって入力のうちの１つを選
択し、その入力からの遅延値に自身の遅延値を加算して
出力側に伝えたり、あるいは出力側からの遅延値から自
身の遅延値を減算した遅延値を入力側に伝えたりなどす
るものである。また、イベント発生素子６に送る判断信
号を自身で作成し、送ることもある。

イベント発生回路４は、イベント発生素子６から構成さ
れ、与えられた条件を満たすバスの列挙開始命令（バス
探索の開始命令）を全体制御回路１から受は取って動作
を開始し、与えられた条件を満たすバスを求めるために
バスの１切り替えを行い、入力選択信号を対応する遅延
計算素子５に伝えてそのバスの遅延量の計算を依較する
。また、条件を満たすバスを見つけたこと（イベント発
生回路４の入力から全体制御回路１に開始命令を伝えた
ときにバスを見つけたことなる）や、探索が全て終了し
たこと（イベント発生回路４の出力から終了命令を全体
制御回路１に伝えたときに探索が全て終了こととなる）
を全体制御回路１に伝える。

イベント発生素子６は、第３図（Ｃ１に示すように、解
析対象の論理回路、例えば第２図＋８１論理回路の各論
理ゲートを置き換えて作成したものであって、出力側か
ら伝わってきた開始命令を受けて動作を開始し、入力を
順番に選択して対応する遅延計算素子５へ入力選択信号
を送り、これによって指定された新たなバスの遅延量を
求めて与えられた条件を満たすか否かの判断信号を受は
取り、満たす場合に選択された入力に接続しているイベ
ント発生素子６の出力側に開始命令を送り、満たさない
場合に次の入力を選択することを繰り返し、条件を満た
すバスを探索するものである。そして、満たす場合は、
開始命令を送ったイベント発生素子６の出力側から元の
イベント発生素子６の入力側に向かって、しばらくして
終了命令が戻ってきたときに、次の入力を選択する。も
し、次の入力が存在しない場合は、そのイベント発生素
子６の出力側に終了命令を送り、当該イベント発生素子
６は動作を停止する。

第２図は、本発明の１実施例構成図を示す。

第２図（ａｌは、解析対象の論理回路例を示す。

第２図（ｂｌは、置き換えた遅延計算回路／イベント発
生回路例を示す、これは、第２図（ａｌの解析対象の論
理回路例の各論理ゲートについて、遅延計算を行う遅延
計算素子５によって置き換えた遅延計算回路３、および
与えられた条件を満たすバスを選択するイベント発生素
子６に置き換えたイベント発生回路４を生成した様子を
模式的に示したものである。ここで、遅延計算回路３は
、入力側から与えられた入力変化の時刻（例えば０（零
））をもとに各遅延計算素子５の遅延量を順次加算する
ことを繰り返し、出力側から例えば最大遅延値を出力す
る。イベント発生回路４は、出力側から開始命令を与え
られたことに対応して、各イベント発生素子６が随時入
力選択信号を対応する遅延計算素子５に入力してバスの
遅延計算依頼することを繰り返し、条件を満たすバスを
探索したりなどするものである。

第３図は本発明の遅延計算素子とイベント発生素子の変
換例を示す。

第３図ｆａｌは、解析対象の論理回路の１つの論理ゲー
トを示す。

第３図（′ｂ）は、遅延計算素子５の例を示す、これは
、第３図ｆａｔの解析対象の１つの論理ゲートを図示の
ように置き換えたものである。ここで、遅延計算素子５
は、左側（入力側）から伝えられた遅延値人力１．２．
３について、当該遅延計算素子５自身の遅延量を加算し
て最大値（あるいは最小値）を右側（出力側）から遅延
値出力として伝えたり、あるいは逆に右側（出力側）か
ら伝えられた遅延値から当該遅延計算素子５自身の遅延
量を減算して左側（入力側）から遅延値を伝えたりなど
する（後述する）。

第３図＋１）．１は、イベント発生素子６の例を示す。

これは、第３図（ａ）の解析対象の１つの論理ゲートを
図示のように置き換えたものである。ここで、イベント
発生素子６は、右側（出力側、イベント出力）から伝え
られた開始命令をもとに、入力選択信号を対応する遅延
計算素子５に送って遅延量計算依願してその結果（例え
ば入力選択信号で指定したバスの遅延値が条件を満たす
か、満たさないか）を全体制御回路１などから判断信号
として受は取り、その結果が満たした場合に入力側（イ
ベント出力１．２．３）から前段に、開始命令を伝え、
一方、満たさない場合に＋１した入力選択信号を同様に
対応する遅延計算素子５に送るなどするものである（後
述する）。

第４図は、本発明の最大遅延値の計夏例を示す。

動作を説明する。

（１）全体制御回路１が遅延計算回路３の入力側にそれ
ぞれ入力変化時刻、ここでは０　（零）を図示のように
伝える。

（２）遅延計算回路３の遅延計算素子６は、伝えられた
遅延値にそれぞれ自身の遅延値、ここでは１を加算し、
複数の入力がある場合にはここで最大価のみを出力側に
伝える。

［３］　　＋２１を繰り返すことにより、論理回路の最
大遅延値が右側から出力され、全体制御回路１に伝えら
れる。図の例では、最大遅延値“５”が伝えられる。即
ち、入力が一斉に時刻０で変化した場合、出力には時刻
５までに変化が伝わることが判明する。また、解析対象
の論理回路が多出力の場合には、全ての出力を遅延Ｏの
ゲートにくっつけてまとめれば、１出力の論理回路とし
て処理できる。

続いて、与えられた条件（ここでは例えば最大遅延値）
を満たすバスの列挙について説明する。

（４）全体制御回路１が例えば第２図（１）ｌのイベン
ト発生回路４の出力側からバス列挙の開始命令を伝える
。

（５）　　開始命令を受けたイベント発生回路４のイベ
ント発生素子６は、入力を選び、この選んだ入力選択信
号を対応する遅延計算素子５に送って当該新たなバスの
遅延値の計算依願を行ってその結果が与えられた条件を
満たすときは入力側につながるイベント発生素子６に開
始命令を伝え、一方、条件を満たさないときには次の入
力について順番に行う、これを繰り返し、イベント発生
回路４の入力から開始命令が全体制御回路ｌに伝わった
ときに、条件を満たすバスを発見したことを検知し、こ
のバスを読み出す、そして、イベント発生回路４の同じ
入力へバス列挙の終了命令を逆の方向に伝える。

（６）各イベント発生素子６は、条件を満たすバスの入
力側に開始命令を伝え、しばらくしてその入力側から終
了命令が戻ってくるので、これを契機に、別の入力を選
び、（５）を繰り返し行い、条件を満たす全てのバスを
読み出す、一方、開始命令を伝える入力がなくなったと
き、イベント発生素子６の出力側に終了命令を伝える。

（７）以上の処理によって、条件を満たすバスを全て読
みだして列挙することができる。

次に、実施例１ないし実施例６について順次具体的に説
明する。

〔実施例１〕　：解析対象の論理回路の最大遅延値（あ
るいは最小遅延値）を求める実施例として、第６図、第
７図フローチャートに示す順序に従い、第５図会体構成
図（実施例１）の構成を参照して詳細に説明する。

（１）第５図に示すように、遅延計算回路３と、全体制
御回路１とを図示のように接続する。

（２）全体制御回路１が遅延計算回路３の全ての入力に
入力変化の時刻を与える（第６図■）。

（３）　　これら時刻が、遅延計算回路３の遅延計算素
子５の比較器５−１の入力に伝わる（第６図０で呼び出
されたサブルーチンの第７図０）。

（４）比較器５−１が、全ての入力の遅延値のうち、こ
こでは最大値のみを出力する（第７図０）。

（５）加算器５−２は、（４）で出力された最大値に自
己の論理ゲートの伝播遅延（定数）５−３を加えた遅延
値を当該遅延計算索子５の出力側から出力する（第７図
０）。

（６）以上の（４）、（５）について各遅延計算素子５
が繰り返し行い（第７図０．０、＠Ｎｏ、［相］を繰り
返し行い）、遅延計算回路３の出力側（第５図出力側）
から最大遅延値として全体制御回路１に出力する（第７
図０ＹＥＳで復帰した第６図０）。

以上のように、第５図構成のもとで、全体制御回路１が
入力変化の時刻を遅延計算回路３の全ての入力側に与え
、遅延計算回路３を構成する各遅延計算素子５が最大の
遅延値に自身の伝播遅延を加算した遅延値を次の遅延計
算素子５に伝えることを繰り返し、一番出力側の遅延計
算素子５から全体制御回路１に求める最大遅延値を出力
する。

これにより、解析対象の論理回路の最大遅延値（あるい
は最小遅延値）を求めることが可能となる。

〔実施例２〕　：解析対象の論理回路の条件（例えば最
大遅延値）に違反するバスを求める実施例として、第１
）図、第１２図フローチャートに示す順序に従い、第８
図ないし第１０図構成（実施例２）を参照して詳細に説
明する。

（１）第１０図に示すように、遅延計算回路３、イベン
ト発生回路４、および全体制御回路１を図示のように接
続する。そして、遅延計算回路３の各遅延計算素子５を
第８図に示すように構成、おおびイベント発生回路４の
各イベント発生素子６を第９図に示すように構成する。

（２）第８図遅延計算素子５は、対応するイベント発生
素子６からの入力選択信号に対応した入力側から伝えら
れた遅延値を選択する比較切替器５−４、この比較切替
器５−４によって選択されて入力された遅延値に自身の
伝播遅延５−３を加算してその結果を出力する加算器５
−２から構成されるものである。これら遅延計算素子５
によって、対応するイベント発生素子６から送られてき
た入力選択信号で指定された入力の遅延値（０のとき最
大の遅延値、Ｏ以外のときはその指定された入力の遅延
値）に自身の伝播遅延５−３を加算して出力側から次に
伝えることを繰り返すことにより、イベント発生回路４
の各イベント発生素子６から指定されたバスの遅延値（
入力選択信号が全て“０”のときは最大の遅延値、それ
以外のときは指定されたバスの遅延値）を遅延計算回路
３の出力側から全体制御回路１に出力することとなる。

全体制御回路１を構成する比較回路１−１が予め条件と
して与えられた、しきい値１−２と比較し、例えば当該
しきい値よりも大きければ、当該バスの遅延値が条件を
違反すると判定して判断信号をイベント発生回路（４）
に伝え、満たすときにその旨を判断信号を伝えて他のバ
スを探索し、条件に違反するバスの探索を行う。

（３）第９図イベント発生素子６は、全体制御回路１が
出力側から開始命令（例えば違反バス探索の開始命令）
を■に示すように伝えたことによって動作開始し、当該
開始命令をカウンタ６−１に入力して＋１、および同期
素子６−２に入力して開始命令を保持する。カウンタ６
−１は、当初０であって、ｌ、２．３に順次カウントし
、入力選択信号として対応する遅延計算素子５に送ると
共にスイッチ２を切り替えて対応する入力に開始命令を
伝え得るように接続する。また、スイッチ１は、（２）
で説明したように、例えば条件に違反するバスである旨
の判断信号が全体制御回路１がら送られてきたときに“
あり”側に同期素子６−２に保持されていた１ステツプ
前の開始命令をスイッチ２で接続された入力側に伝え、
なしの旨の判断信号が送られてきたときに“なし”側に
同期素子６−２に保持されていた開始命令を送り、カウ
ンタ６−１を＋１、および同期素子６−２に入力して開
始命令を保持することを、繰り返し行う、そして、カウ
ンタ６−１が“０″となったときに終了命令を■に示す
ように出力側から出力する０以上の操作によって、各イ
ベント発生素子６が入力選択信号を遅延計算素子５に送
ってそのときのバスが条件に違反しているときにその旨
“あり”の判断信号を受は取って入力側に開始命令を伝
え、一方、“なし”の判断信号を受は取ってカウンタ６
−１を＋１した入力選択信号を同様に送ることを繰り返
し、０に戻ったときに終了命令を出力することにより、
条件に違反するバスを全て見つけ出すことが可能となる
。

（４）第１０図会体制御回路１は、遅延計算回路３の入
力に入力変化時刻を与え、出力から受は取った遅延値を
しきい値１−２と比較器１−１で比較し、その結果（こ
こで、違反バスである旨）を全てのイベント発生素子６
に判断信号として送ったり、イベント発生回路４の出力
側に探索開始命令（違反バスの探索を開始する開始命令
）を送って探索を開始させたり、イベント発生回路４の
入力から開始命令を受は取って（バス発見した旨を受は
取って）、バスを読みだしたり、この開始命令を受は取
った入力に終了命令（次のバスの探索開始命令に対応）
を送ったり、更に、イベント発生回路４の出力側から終
了命令を受は取って（全てのバスの探索を終了した旨を
受は取って）、探索を終了したりするものである。これ
により、全体制御回路１が与えたしきい（ｉ　１−２よ
り、長い遅延値を持つ解析対象の論理回路の全てのバス
を検索して列挙することができる。以下第１）図、第１
２図フローチャートに示す順序に従い、詳細に説明する
。

（５）実施例１と同様にして、第１０図会体制御回路１
が遅延計算回路３の全入力に入力変化の時刻を与えたこ
とに対応して、出力から最大遅延値を出力する（第１）
図（ａｌの■）。

（６）全体制御回路１がイベント発生回路４の一番出力
側のイベント発生素子６の出力にバス列挙の開始命令を
送る（第１）図（ａｌの＠）。

（７１＋６１で開始命令を一番出力側のイベント発生素
子６に送ったことに対応して、当該イベント発生素子６
が開始命令を受は取る（第１）図ｔａｌの＠で呼び出さ
れたサブルーチン（イベント発生素子）の第１２図０）
。

＋８］　　＋７１で受は取った開始命令が、第９図カウ
ンタ６−１に伝わり＋１、および同期素子６−２に伝わ
り開始命令を保持する（第１２図０）。カウンターＯの
場合（全ての入力にっながつているバスが違反するか否
かを検索してしまった場合）には（第１２図・ＹＥＳの
場合には）、カウンタ６−１の出力がＯとなり、スイッ
チ２はオフになり、遅延計算素子５の比較切替器５−４
は最大値出力状態になる共に、同時にカウンタ６−１か
ら終了命令が出力側から伝える（第１２図・）、そして
、一番出力側のイベント発注素子６の場合（第１２図＠
ＹＥＳの場合）には、全体制御回路１に探索終了の信号
を伝え、一方、一番出力側のイベント発生素子６でない
場合（第１２図ＯＮＯの場合）には、後段のイベント発
生素子６の入力に次のハス探索の開始命令を送る（第１
２図ｏ）。

また、カウンターＯの場合には、第１２図＠ないし・に
よって当該イベント発生素子６内で入力を切り替えたバ
スについて、入力選択信号を対応する遅延計算素子５に
送って遅延計算回路し、その結果について全体制御回路
１がしきい値と比較して違反バスのときに（第１２図［
株］あるのときに）、入力側に開始命令を伝えて違反バ
スの探索を行う（第１２図■、＠ＹＥＳ、＠、■で呼び
出す第１）図（ｂｌ■、［相］、■、第１２図＠）。一
方、第１２図◇Ｎｏの場合（一番人刃側のイベント発生
素子でない場合）、■、■で前段のイベント発生素子６
について第１２図Ｏ以降を行い、第１２図ＲＥＴＲＵＮ
Ｌ、［相］で終了命令が戻ってくる。

一方、違反バスでないときに（第１２図０ないのときに
）、同期素子６−２が保持していた開始命令をスイッチ
１を通ってカウンタ６−１および同期素子６−２に伝わ
り、次の入力について、第１２図＠以降を繰り返し行う
。

以上の手順によって、第１０図会体制御回路１が当初遅
延計算回路３の入力側に入力変化の時刻を与えて出力か
ら最大遅延値を受は取った後、しきい値１−２を与えて
探索を開始する開始命令をイベント発生回路４の出力側
から与えると、各イベント発生素子６が第１２図フロー
チャートの手順によって入力選択信号を対応する遅延計
算素子５に送ってバスの遅延値計算を依願して遅延値を
出力させ、全体制御回路１がこの遅延値としきい（ｌ！
１−２と比較してその結果（違反バスがある（第１２図
Φある）、あるいは違反バスがない（第１２図０ない）
を判断信号として送り、全ての違反バスを探索するよう
にしている。

第１）図＋ａｌフローチャートは、第１０回合体制御回
路１の動作を表す。

第１）図（′ｂ）フローチャートは、違反バス出力であ
って、第１２図■で呼び出されるサブルーチンを表す。

１）２１ｆｆｉフローチヤートは、イベント発生素子６
の動作を表すものであって、第１）図（ａｌの［株］で
全体制御回路１から呼び出されるサブルーチン、更に第
１２図■で前段のイベント発生素子６に開始信号を伝え
たときに呼び出されるサブルーチンである。

〔実施例３〕　：これは、第１３図ないし第１５図に示
すように、〔実施例２〕に更に、遅延計算回路３の各遅
延計算素子５に逆方向のデータバスを持たせ、より高速
にしきい値よりも長いバスを検索する実施例である。

（１）第１３図遅延計算素子５は、こ実施例２′：と同
様な伝播遅延５−３、比較切替器５−４、および、新た
に、出力側から伝わってきたしきい値から自身の論理回
路の伝播遅延５−３を減算（但し、入力選択信号が′Ｏ
”のときはスイッチ５７によってしきい値の入力がマス
クされ０が入る）する減算器ｌ、比較切替器５−４から
の遅延値から減算器１の出力を減算した遅延値（最大の
遅延１ｉ）を出力する減算器２、減算器１の出力を入力
選択信号で選択された入力側の遅延計算素子５に伝える
切替器５−６から構成されている。

（２）第１４図イベント発生回路４は、〔実施例２〕と
同しであるが、判断信号が全体制御回路１から送られて
くるのでなく、遅延計算素子５から送られてくる。

（３）第１４回合体制御回路１は、〔実施例２〕と同様
に、遅延計算回路３の入力に入力変化の時刻を与え、遅
延計算回路３の出力から最大遅延値を得る。じきい値を
遅延計算回路３の一番出力側の第１３図遅延計算素子５
の右側の■から与える。

そして、〔実施例２〕と同様に、探索を開始する開始命
令をイベント発生回路３の出力側から与え、入力側から
バス発見の信号（開始命令）を受は取ったときに違反す
るバスを読み出し、次のバスの探索開始の信号（終了命
令）を入力側に与える。

以下第１５図フローチャートに示す順序に従い説明する
。

（４）第１４回合体制御回路１が遅延計算回路３の入力
に入力変化の時刻を与え、出力から最大遅延値を得る（
第１５図（ａ）の■）。

（５）全体制御回路１が遅延計算回路３の一番出力側の
第１３図遅延計算素子５の出力に■しきい値を与える（
第１５図（ａ）の０）。

（６）全体制御回路１がイベント発生回路４の一番出力
側のイベント発生素子６の出力に列挙を開始する開始命
令を送り（第１５図（ａｌのｏ）、第１５図Ｑ）ｌのイ
ベント発生素子のサブルーチンを呼び出しく第１５図ｔ
ａ＋の■）、違反バスの探索を開始する。

（７）　　イベント発生素子６の出力に開始命令を受け
る（第１５図（ｂｌの＠）と、カウンタに＋１および同
期素子が開始命令を保持する。そして、カウンタ＝０の
とき（第１５図（ｂｌの［相］ＹＥＳのとき）、第１５
回出）の［相］に示すように、カウンタの出力が０にな
り、スイッチ２と遅延計算素子５の切替器５−６はオフ
になり、比較切替器５−４は最大値出力状態になる。ま
た、スイッチ５−７はオフになり、０が出力され、減算
器２の出力には（最大値士伝播遅延）が出る。同時にイ
ベント発生素子６のカウンタから終了命令が出力側から
出力される。そして、第１５図（ｂｌの［相］で第１２
図■の処理を行い、全体制御回路１あるいは前段のイベ
ント発生素子６に開始信号を送る。全体制御回路１に開
始信号が送られたときは違反バスが見つかったので、そ
のバスを読み出す。

一方、カウンタ＝０でないとき（第１５図（ｂｌのｏＮ
○のとき）、第１５図Ｃｂ）の０ないし［相］を行い、
違反バスの探索を行う、以下説明する。

（８）第９図イベント発生素子６のカウンタの出力（入
力選択信号）がスイッチ２と、第１３図遅延計算素子５
の比較切替器５−４と切替器５−６へ伝わり、入力を切
り替え（第１５図（ｂｌの＠）ると共に、スイッチ５−
７に伝わってしきい値入力を減算器１に伝える（第１５
図（′ｂ）の０）。その結果、（しきい値−伝播遅延）
が減算器１から出力され、切替器５−６を通って選択さ
れた入力へしきい値として伝わる（第１５図（ｂｌの０
）。また、減算器１の出力が減算器２へも伝わり、選択
された入力側から伝わってきた最大値と引算され、その
結果（最大価半伝播遅延−しきい値）の結果の正負が判
断信号としてイベント発生素子に伝わる（第１５回出）
のＯ）。そして、イベント発生素子６の第９図スイッチ
１が判断信号によって、違反バスあり（正）のとき上側 違反バスなしく負）のとき下側 に切り替わり、第１２図■の処理を行い、カウンタ＝Ｏ
になるまで、違反バスの探索を繰り返し行う（第１５図
（ｂｌの［相］、［相］）。

以上のように、遅延計算回路３に逆方向のデータバスを
設けて与えられたしきい値から各遅延計算素子５自身の
伝播遅延を順次減算して入力側に伝え、このしきい値と
入力側から順次加算されてきた最大遅延値とを減算し、
その正、負によって違反バスか否かを判定してイベント
発生素子６の入力を選択し、違反バスを検索することに
より、入力選択信号によって選択されたバスが条件に違
反するか否かを迅速に判定でき、高速に違反バスを検索
できる。

〔実施例４〕　：これは、第１６回ないし第１９図に示
すように、与えられた範囲内の遅延値を持つバスを列挙
する実施例である。

（ｌ］　　第１６図遅延計算素子５にモード選択信号を
新たに設け、入力選択信号が０のときに、最大遅延値を
伝えるか、最小遅延値を伝えるかのモードを切り替える
ようにしたものである。

（２）第１７図イベント発生素子６は、〔実施例２〕と
殆ど同しであるが、同期素子１、同期素子２と２段にし
、それぞれの同期素子１、同期素子２への入力は同時に
下限モード命令、上限モード命令として全体制御回路１
に伝わる。

（３）第１８図会体制御回路１は、イベント発生素子６
からの下限モード命令、上限モード命令に対応してＲ３
−ＦＦによって保持されたモード選択信号により、下限
値（下限遅延値）あるいは上限値（上限遅延値）のいず
れかを切替器で切り替えて比較器に入力し、遅延計算回
路３の出力からの遅延値がこれら下限値と上限値との範
囲内にあるか否かを判別するようにしている。

（４）次に動作を説明する。ここで、全体制御回路１の
動作および違反バスの出力の動作は、実施例２の第１）
図ｆａｌ、第１）図Ｑ）ｌとほぼ同しであるので、第１
９図イベント発生素子のフローチャートを用いて説明す
る。

（５）第１８図会体制御回路１が入力変化の時刻を遅延
演算回路３に入力し、出力から最大遅延値、最小遅延値
を受は取る。

（６）第１８図会体制御回路１が探索の開始命令を一番
出力側のイベント発生素子６に送り、この命令をイベン
ト発生素子６が受は取る（第１９図０）。

（７）開始命令の伝わったカウンタ６−１が＋１、およ
び同期素子１が当該開始命令を保持する（第１９図０）
。また、下限モード命令を全体制御回路１に伝え、下限
値を比較器に入力すると共に、全ての遅延計算素子５の
比較切替器５−４にも送り、入力選択信号がＯのときは
最大値を出力する。

カウンタ＝０でない場合（第１９図ｏＮＯであって、バ
スの探索が終わっていない場合）、カウンタ６−１の入
力選択信号がスイッチ２と、第１６図遅延計算素子５の
比較切替器５−４へ伝わり、入力をそれぞれ切り替える
（第１９図０）。遅延計算素子５の比較切替器５−４の
出力が変化し、それが後段の比較切替器５−４に伝わっ
て行き、最後に全体制御回路１に伝わる（第１９図＠）
。

全体制御回路１は、最大遅延が下限値以下になる（バス
なし）かどうかの結果を、判断信号としてイベント発生
素子に返す（第１９図Ｏ）。イベント発生素子のスイッ
チ１−１が判断信号によって、バスあり得る：上側 バス無　　　−下側 に切り替わる（第１９図■）、全ての回路の動作が終わ
り、安定状態となり、同期素子１が保持していた開始命
令を出す。そして、バスがあり得る場合には（［相］あ
り得る場合）、開始命令が同期素子１−１からスイッチ
１−１を通って同期素子２に入り、保持されると共に、
上限モード命令が全体制御回路１に伝わり、モード選択
信号が上限モードとなり全ての遅延計算素子５の比較切
替器５４に伝わり、入力選択信号がＯのときは最小値を
出力する（第１９図［株］、［株］）。比較切替器５−
４の出力が変化し、それが後段の比較切替器５４に伝わ
って行き、最後に全体制御回路ｌに伝わる（第１９図Ｏ
）。全体制御回路１は、最小遅延が上限値以上になる（
バスなし）かどうかの結果を、判断信号としてイベント
発生素子６に返す。

イベント発生素子６のスイッチ１−２が判断信号によっ
て バスあり：上側 バスなし：下側 に切り替わる（第１９図＠）。全ての回路の動作が終わ
り、安定状態となり、同期素子２が保持していた開始命
令を出す。バスがある場合、同期素子１の開始命令がス
イッチ１−２、スイッチ２を通って入力から前段に伝わ
り、第１２図■の処理を行う　（第１９閏Ｏある、Ｏ，
Ｏ）。一方、バスがない場合、同期素子２の開始命令が
スイッチ１２を通ってカウンタ６−１、同期素子ｌに伝
わり（第１９図０ないしＯ）、第１９図＠以降を繰り返
し行う。

（８）一方、第１９図＠でカウンタ＝Ｏの場合は、カウ
ンタの出力が０になり、スイッチ２はオフとなり、比較
切替器５−４は最大値出力状態となる。

同時にカウンタ６−１から終了命令が出力される（第１
９図０）。この出力が一番出力側のイベント発生素子６
からのものである場合（第１９図［相］ＹＥＳの場合）
、全体制御回路１に探索終了の信号（Ｐ−了命令）を伝
え、一連のバス探索処理を終わる。一方、出力が一番出
力側のイベント発生素子６からのものでない場合（第１
９図＠ＮＯの場合）、後段のイベント発生素子６の入力
に次のバス探索開始の信号（開始命令）を送る（第１９
図＠）。

（９）以上の手順によって、イベント発生素子６に設け
た同期素子１、同期素子２に開始命令を順次保持させて
、下限モード命令、上限モード命令を全体制御回路１に
伝えて下限値、上限値を比較器に入力すると共に、モー
ド選択信号を遅延計算素子５に伝えて最大値、最小値を
比較器に入力してその判断結果をもとにバス選択を進め
、イベント発生回路４の入力から全体制御回路ｌに開始
命令が伝わったときにバスが見つかったとしてそのバス
を読み出し、更にイベント発生回路４の入力から終了命
令を返し、他のバスを探すことを繰り返し行うことによ
り、下限値と上限値の範囲内のバスを全て探索すること
が可能となる。

〔実施例５〕　：これは、第２０図および第２１図に示
すように、遅延計算素子５の入力毎に異なった伝播遅延
（配線が異なることなどによる伝播遅延）をそれぞれ持
たせた実施例である。

（１）第２０図遅延計算素子５は、入力毎に配線の長さ
などの違いによる伝播遅延を設けたものであって、各入
力から伝えられた遅延値にこれら伝播遅延を加算器で加
算し、比較切替器５−４に入力する。他は、〔実施例２
〕と同じである。第２１図フローチャートを用いて要部
のみの動作を説明する。

（２）全体制御回路１が与えた入力変化時刻が、遅延計
算回路３を構成する遅延計算素子５の第２０図加算器の
入力に伝わる（第２１図■）。

（３）第２０図加算器で、入力された遅延値と伝播遅延
（定数）をそれぞれ加え、比較切替器５−４の入力に入
れる（第２１図０）。

（４）比較切替器５−４が入力の中で最大値を遅延計算
素子５の出力に出力する（第２１図０）。

そして、この次段の第２０図遅延計算素子５の加算器に
この出力が入力され、伝播遅延（定数）を加えることを
繰り返し行い（第２１図＋１））Ｎｏ、　＠、＠、０）
、その遅延値が全体制御回路ｌに伝えられたとき（第２
１図＠ＹＥＳのとき）、最大遅延値が求められたことと
なる。同様に、〔実施例２〕のようにして、しきい値を
こえる遅延値を持つバスを探索する。

以上のように、遅延計算素子５０入力の配線長などによ
る伝播遅延を考慮して各入力から伝えられた遅延にこの
伝播遅延をそれぞれ加算して最大の遅延値、あるいは入
力選択信号で選択された入力から伝えられた遅延値にこ
の入力の伝播遅延を加算して出力側に伝えることにより
、遅延計算素子５の各入力の配線による遅延の異なりを
考慮した最大遅延値、更に、しきい値を越える遅延値を
もつバスを全て探索することが可能となる。

〔実施例６〕　：これは、第２２図ないし第２４図に示
すように、遅延計算素子５に異なった入力の立上り遅延
、立下り遅延をそれぞれ持たせた実施例である。

＋１＋　　第２２図遅延計算素子５は、上段の解析対象
の論理回路？二ついて、立上り遅延５〜８、立下り遅延
５−９を設け、これらに対応して比較切替器、加算器を
図示のように設けたものである。

（２）第２３図会体制御回路１は、立下りモード／立下
りモード指定に対応して切替器を切り替え、いずれか一
方を必要に応して選択し、しきい値を比較器で比較し、
判断信号を生成する。以下、第２４凹フローチヤートに
示す順序に従い、第２２図、第２３図構成の動作を説明
する。

（３）実施例１と同様にして、遅延計算素子５の出力に
立上り最大遅延値と、立下り遅延値が出力される（第２
４図■）。

（４）全体制御回路１の切替器を立上りモードに設定す
る（第２４図０）。そして、イベント発生回路４の一番
出力側のイベント発生素子６の出力に列挙の開始命令を
送り、既述したように、しきい値を越えるバスを全て探
索する（第２４図■、第１）図＋ａｌの■）。

（５）　　同様に、全体制御回路１の切替器を立下りモ
ードに設定する（第２４図［相］〕。そして、イベント
発生回路４の一番出力側のイベント発生素子６の出力に
列挙の開始命令を送り、既述したように、しきい値を越
えるバスを全て探索する（第２４図［相］、第１）図（
８）の■）。

以上によって、遅延計算素子５内に立上り遅延５−８お
よび立下り遅延５−９を設けて入力にこれらのうちから
指定された立上り遅延／立下り遅延のいずれかを加算し
て出力することにより、立上り遅延、立下り遅延を考慮
した最大遅延値、更に、しきい値を越える遅延値をもつ
バスを全て探索することが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、組合せ型の論理
回路について直接実行可能な遅延計算回路３およびイベ
ント発生回路４に置き換え、最大遅延値（あるいは最小
遅延値）を求めたり、更に指定した条件を満たすなどの
遅延値を持つバスを探索する構成を採用しているため、
組合せ型の論理回路の遅延解析を高速に行うことができ
る。特に、近年の大規模論理シミニレータ専用マシンを
用いれば、従来のソフトウェアでは困難な程の大きい論
理回路も遅延解析を容易に行うことが可能となる。

【図面の簡単な説明】

第１図は原理構成図 第２図は本発明の１実施例構成図 第３図は本発明の遅延計算素子とイベント発生素子の変
換例 第４図は本発明の最大遅延値の計算例 第５図は本発明の全体構成図（実施例１）第６図、第７
図は本発明の動作説明フローチャート（実施例１） 第８図は本発明の遅延計算素子例（実施例２）第９図は
本発明のイベント発生素子例（実施例第１０図は本発明
の全体構成図（実施例２）第１）図、第１２図は本発明
の動作説明フローチャート（実施例２） 第１３図は本発明の遅延計算素子例（実施例第１４図は
本発明の全体構成図（実施例３）第１５図は本発明の動
作説明フローチャート（実施例３） 第１６図は本発明の遅延計算素子例（実施例第１７図は
本発明のイベント発生素子例（実施例４） 第１８図は本発明の全体構成図（実施例４）第１９図は
本発明の動作説明フローチャート（実施例４） 第２０図は本発明の遅延計算素子例（実施例第２１図は
本発明の動作説明フローチャート（実施例５） 第２２図は本発明の遅延計算素子例（実施例第２３図は
本発明の全体構成図（実施例６）第２４図は本発明の動
作説明フローチャート（実施例６） を示す。 図中、１：全体制御回路 １−１：比較器 １−２：Ｌきい値 ２：遅延解析回路 ３：遅延計算回路 ４：イベント発生回路 ５：遅延計算素子 ５−１＝比較器 ５−２：加算器 ５−３：伝播遅延 ５−４：比較切替器 ５−６＝切替器 ５−７：スイッチ ５−８：立上り遅延 ５−９：立下り遅延 ６：イベント発生回路 ６−１：カウンタ ６−２：同期素子 ・爛 ｐ 本発明の動作説明フローチャート（実施例１）第　　　
７　　　図 本発明の遅延計算素子例（実施例２） 第 図 本発明のイベント発生素子例（実施例２）第 図 本発明の全体構成図 （実施例２） 第 図 本発明の遅延計算素子例（実施例３） 第 図 本発明の全体構成図（実施例３） 第１４図 本発明の遅延計算素子例（実施例４） 第 図 上限モード命令 下限モ ト品令 本発明のイベント発生素子例（実施例４）第 図 本発明の全体構成図（実施例４） 第 図 本発明の遅延計算素子例（実施例５） 第 図 本発明の遅延計算素子例（実施例６） 第 図 本発明の全体構成１）Ｋ（実施例６） 第　２３　図

Claims (1)

1. 【特許請求の範囲】 論理回路の遅延を解析する遅延解析方式において、 解析対象の論理回路の各論理ゲートについて、遅延値を
   伝播させる素子（遅延計算素子（５）という）に置き換
   えた遅延計算回路（３）と、 解析対象の論理回路の各論理ゲートについて、与えられ
   た条件を満たすバスを選択する素子（イベント発生素子
   （６）という）に置き換えたイベント発生回路（４）と
   、 上記遅延計算回路（３）およびイベント発生回路（４）
   を制御して解析対象の論理回路の遅延の解析制御を行う
   全体制御回路（１）とを備え、 この全体制御回路（１）が入力変化の時刻を上記遅延計
   算回路（３）の入力側に与えて出力側から遅延値を取り
   出したり、あるいは更に上記イベント発生回路（４）の
   出力側からバス探索の開始命令を入力し、当該イベント
   発生回路（４）のイベント発生素子（６）が随時入力選
   択信号を上記遅延計算回路（３）の対応する遅延計算素
   子（５）に入力してバスの遅延計算依頼することを繰り
   返し、条件を満たすバスを順次探索するように構成した
   ことを特徴とする遅延解析方式。