JPH0896016A - 論理シミュレーション方法 - Google Patents

Abstract

(57)【要約】 【目的】既存の論理接続と、入力ピンから出力ピンまで
の遅延データベースを基に、ピンｔｏピンの遅延誤差な
しの論理シミュレーション方法を実現する。 【構成】入力パタンの入力変化に対応して、イベント残
存の有無のチェックが行われ（１０２）、残存イベント
ありと判定されて、イベント取り出し処理が行われる
（１０６）。対応するゲートによる論理演算が行われ
（１０７）、イベント発生の有無がチェックされる（１
０８）。イベントが発生されると、当該イベントが出力
情報である場合には、遅延データベース１２の遅延デー
タが参照され（１１１）、前記遅延データに従ってスケ
ジューリングデータの処理が行われる（１１２）。そし
て残存イベントおよび残存スケシュールデータがなくな
るまで処理が繰返されて、残存イベントおよびスケジュ
ーリングデータが存在しない状態になって、シミュレー
ション処理は終了（ＥＸＩＴ１０４）する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理シミュレーション方
法に関し、特にイベント駆動型の遅延シミュレーション
として用いられる論理シミュレーション方法に関する。

【０００２】

【従来の技術】従来の、この種の論理シミュレーション
方法においては、一つの方法として、内部論理マクロの
構成要素であるゲートに対して、遅延量の割付けを行う
という手法が用いられている。この論理シミュレーショ
ン方法により、内部論理マクロの入力ピンから出力ピン
に至るまでの遅延データを、遅延シミュレーションによ
り反映させようとする場合には、強制的に各ゲートに遅
延値を割付けるか、或はまた内部論理マクロそのものを
一つの大きなゲートとしてモデル化し、当該遅延値を表
現する以外には方法が見当らない。このように、強制的
に遅延値を割付けるという方法においては、適切に遅延
値をゲートに配分することが必要条件となるが、この配
分を誤差なく行うことは困難であり、また論理回路中の
或る経路の遅延値を正確にモデル化することができたと
しても、その他の経路については正確にモデル化するこ
とが困難であり、このために結果的に歪が生じることが
多いのが実状である。この問題を解決するために、従来
は、ダミーゲートを発生させることにより遅延値の割付
けが行われているが、この方法では、ダミーゲートの数
だけ論理シミュレーションを行う必要があり、これに要
する時間が増大するという問題がある。

【０００３】また、従来の他の方法としては、一つの大
きなゲートとしてモデル化する方法があるが、この方法
の場合には遅延値の割付けが容易であり、しかも誤差が
少なくすることができるという利点はあるものの、半導
体集積回路内の内部論理マクロのゲート数の拡大が顕著
になりつつある中でのモデル化は益々困難になりつつあ
る。この方法の従来技術の例としては、特開平３−１５
２６７３号公報において「論理回路のシミュレータ」が
提案されている。当該公開特許公報による提案において
は、内部論理マクロの出力値と遅延値とを、各入力値の
組み合わせに対して全てＲＯＭ内の記憶領域に保存して
おき、これらの各記憶領域のアドレスの値を、ブロック
の番号と各入力値とを連結して表わした２進数と一致さ
せて論理演算を行う技術が示されている。また本来内部
論理マクロとしては、一つの独立した回路として、それ
以前に設計され検証された論理接続を流用し、タイミン
グ部分を変更して使用している場合が多く、このモデル
化手法を使用した遅延割付け方法においては、論理部分
について記述し直さなければならないという欠点があ
る。このために、従来の設計資産の流用または使用が制
限されているのが実情である。

【０００４】従来の論理回路のシミュレーションの処理
手順を、図６を参照して説明する。まず、処理ステップ
６０１において、入力ピンに入力される入力パターン信
号を変化させる。次いで処理ステップ６０２において
は、イベント残存の有無がチェックされ、残存イベント
が存在する場合には処理ステップ６０６に移行してイベ
ント取り出し処理が行われる。また、処理ステップ６０
２において残存イベントが存在しない場合には、処理ス
テップ６０３においてスケジュールデータの有無がチェ
ックされ、スケジュールデータが存在する場合には、処
理ステップ６０５においてイベント登録処理が行われ、
次いで処理ステップ６０６において、同様にイベント取
り出し処理が行われる。処理ステップ６０６においてイ
ベント取り出し処理が行われると、処理ステップ６０７
に移行して、論理接続情報を参照して演算すべきゲート
が特定され、所定の演算処理が行われる。次いで処理ス
テップ６０８においては、処理ステップ６０７における
演算処理結果によるイベント発生の有無がチェックさ
れ、イベントが発生する場合には、処理ステップ６０９
において、当該ゲートに割り付けられた遅延値が参照さ
れて、処理ステップ６１０においてスケジューリング処
理が行われて、処理ステップ６０２に戻る。処理ステッ
プ６０８においてイベントが発生せずに消滅した場合に
は、スケジューリング処理は行われず処理ステップ６０
２に戻る。このように、論理シミュレーションは、処理
ステップ６０２および処理ステップ６０３を介して、イ
ベントならびにスケジュールデータが無くなるまで繰返
して処理が行われ、これらイベントならびにスケジュー
ルデータが無くなった時点において、この論理シミュレ
ーションは終了（ＥＸＩＴ６０４）する。

【０００５】

【発明が解決しようとする課題】上述した従来の論理シ
ミュレーション方法においては、前述の論理マクロの構
成要素のゲートに対して、遅延値を強制的に割り付ける
第１の方法の場合には、当該遅延値の割り付けに誤差が
生じ易く、またダミーゲートの数だけシミュレーション
時間が増加し、論理シミュレーションの所要時間が増大
するという欠点があり、また、一つの大きなゲートとし
てモデル化する第２方法の場合には、モデル化がゲート
の増大に伴ない困難になるという制約条件があり、且つ
過去の設計資産による論理部分の流用または使用が制限
されるという欠点がある。

【０００６】以下に、図２に示される論理回路の場合を
例として、従来技術の手法による問題点を明らかにす
る。図２においては、説明の便宜のために、ピンに対し
て数字の符号が付記されているが、ピン１、２、３、
７、８および９により囲まれた長方形内部が、所謂内部
論理マクロ２２である。この内部論理マクロ２２の構成
要素である４つのゲートを、それぞれＡ、Ｂ、Ｃおよび
Ｄとする。また内部論理マクロ２２における入力ピンか
ら出力ピンまでの遅延データベースが図３に示されてい
る。

【０００７】前述の第１の方法による場合には、図３の
遅延データベースに従って、各ゲートＡ、Ｂ、Ｃおよび
Ｄに遅延が割り付けられる。例えば、図３に示されるよ
うに、パス１においては、ピン１からピン７までに遅延
値６が割付けられ、パス２においては、ピン１からピン
８まで遅延値１０が割付けられる。また、パス３におい
ては、ピン３からピン８まで遅延値１０が割付けられ
る。この結果、パス４においては、ピン３からピン９ま
では遅延値６になる筈であるが、遅延データベース上に
おいては遅延値７となっているため、ダミーゲートをピ
ン５とピン９の間に挿入して、遅延１が割付けられる。
この挿入ゲートにより、シミュレーション上余分の演算
処理が必要となり、その分処理時間が増大することにな
る。

【０００８】また、第２の方法においては、図２に示さ
れる論理回路の場合を例として扱う場合に、４ゲートを
一つのゲートとして記述するための記述変換処理が必要
となる。例えば、特開平３−１５２６７３号公報による
提案の場合には、３入力／３出力の組合わせ全てをＲＯ
Ｍ内の記憶領域に保存しておき、それぞれの組合わせに
対応した形で遅延データを持たせることが必要となる。
それ以外の方法においても、４ゲートとして保持されて
いる回路の接続情報を、１ゲートとして扱う場合には、
必らず接続の変換または書換えが生じることになり、処
理時間の増大を招く結果となる。

【０００９】従って、前記第１の方法および第２の方法
ともに、回路規模の増大するに伴なってモデル化および
変換が実用上困難な状況になってきている。そこで、本
発明においては、既存の論理接続と入力ピンから出力ピ
ンまでの遅延データベースを基に、ピンｔｏピンの遅延
シミュレーションを実現することを、解決すベき課題と
している。

【００１０】なお、既存の論理接続と入力ピンから出力
ピンへの遅延データベースを基に、ピンｔｏピンの遅延
シミュレーションを実現する方法としては、他に特開平
３−２５０３７１号公報による提案があるが、この提案
は、下記の点において問題がある。即ち、特開平３−２
５０３７１号公報においては、内部論理マクロ内のイベ
ント伝播と内部論理マクロ間のイベント伝播を制御する
タイムホイールが、それぞれ個別に持たれているが、こ
のことにより、処理上におけるオーバーヘッドが生じ、
シミュレーション時間が増大する傾向となる。また、ブ
ロックの遅延を、予め内部論理マクロの入力端子に記憶
させておく方法がとられてはいるが、回路が大きくな
り、パスが複雑化するにつれて対応できなくなったり、
遅延の検索に要する時間がネックになる危険性が介在し
ているという欠点がある。

【課題を解決するための手段】本発明の論理シミュレー
ション方法は、論理回路と等価な論理回路モデルを計算
機上に構築し、前記論理回路に対する入力検査系列信号
を上記論理回路モデルに印加し、論理シミュレーション
により、その動作結果を表示出力する論理シミュレーシ
ョン方法において、前記入力検査系列信号の変化に対応
して、前記論理回路モデルに含まれる内部論理マクロの
ピンにおける残存イベントの有無を判定する第１の処理
ステップと、前記第１の処理ステップにおいて、内部論
理マクロのピンに残存イベントが存在する場合に、当該
残存イベントを抽出する第２の処理ステップと、前記第
２の処理ステップにおいて抽出されたイベントに対応し
て、所定の論理接続情報を参照して、内部論理マクロ内
の対象とする論理回路要素による演算処理を行う第３の
処理ステップと、前記第３の処理ステップの演算処理に
よるイベントの発生の有無を判定し、イベントの発生が
ない場合には前記第１の処理ステップに戻る第４の処理
ステップと、前記第４の処理ステップにおいてイベント
の発生があった場合に、所定のＢＯＵＮＤＡＲＹ情報を
参照して、当該イベント発生のピンが、前記内部論理マ
クロの出力ピンに対応するピンであるか否かを判定する
第５の処理ステップ、前記第５の処理ステップにおい
て、前記内部論理マクロの出力ピンに対応するピンでは
ないと判定された場合に、対応するイベントを登録処理
して前記第１の処理ステップに戻る第６の処理ステップ
と、前記第５の処理ステップにおいて、前記内部論理マ
クロの出力ピンに対応するピンであると判定された場合
に、対応するピン同士間の遅延値を所定の遅延データベ
ースを参照して検索する第７の処理ステップと、前記第
７の処理ステップの検索により求められた遅延値に従っ
てスケジューリング処理を行って論理シミュレーション
結果を出力するとともに、処理後において前記第１の処
理ステップに戻る第８の処理ステップとを少なくとも有
し、前記第１の処理ステップにおいて残存イベントが存
在せず、且つ残存スケジュールデータも存在しない場合
には処理を終了となる。

【００１１】なお、前記第７の処理ステップにおいて
は、対応するピン同士間の遅延値を、ハッシュテーブル
を介して所定の遅延データベースを参照して検索するよ
うにしてもよい。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】図１は本発明の一実施例における処理手順
を示す流れ図である。以下、図２の論理回路に対して、
入力信号として、図５（ａ）の入力１および図５（ｂ）
の入力２が印加される場合を例として、本実施例による
処理手順について説明する。なお、図５（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）
は、それぞれ、入力１および入力２の印加に対応するピ
ン１、２、３、４、５、６および８における信号のタイ
ミング図であり、図４は、それぞれ、これらのピン１、
２、３、４、５、６および８に対応する変化時刻、ピン
の状態値、ＢＯＵＮＤＡＲＹ情報および伝播元の情報を
格納するピンテーブルを示す図である。このピンテーブ
ルの中のＢＯＵＮＤＡＲＹ情報には、内部論理マクロ２
２の入力ピンおよび出力ピンの区別を含む情報が格納さ
れている。また、伝播元には、最新イベントが、内部論
理マクロ２２のどの入力ピンを経由してきたかを示す情
報が、当該シミュレーションを進めながら格納される。
なお、図４のピンテーブルにおいて、ＢＯＵＮＤＡＲＹ
欄の「入力」は内部論理マクロ２２の入力ピンを表わし
ており、「出力」は出力ピンを表わし、「−」はそれ以
外のものを表わしている。このＢＯＵＮＤＡＲＹ情報
は、論理シミュレーションの前処理である回路接続展開
処理より得られた情報である。

【００１４】以下に、図１、図２および図５を参照し、
内部論理マクロに注目して、信号印加によるシミュレー
ション手順について説明する。図２に示される論理回路
例において、入力１および入力２が、それぞれ時刻Ｔ1
において印加される場合について考えるものとする（図
５参照）。これにより、処理ステップ１０１において
は、入力１の印加に対応して、インバータ２１を経由し
て内部論理マクロ２２の入力ピン１には、時刻Ｔ1 にお
いてＲＩＳＥイベントが生じ（図５（ｃ）の５００を参
照）、また入力２の印加に対応して、内部論理マクロ２
２の入力ピン２には、時刻Ｔ2 においてＲＩＳＥイベン
トが生じる（図５（ｄ）の５０１を参照）。この時点に
おいて、処理ステップ１０２においてはイベント残存の
有無のチェックが行われる。この例においては、時刻Ｔ
1 および時刻Ｔ2 においてＲＩＳＥイベントが登録され
ているので、ＹＥＳ即ち残存イベントありと判定され
て、処理ステップ１０６に移行してイベント取り出し処
理が行われる。この場合、まず早い時刻Ｔ1 におけるＲ
ＩＳＥイベントが取り出される。このイベントの伝播先
は論理接続情報により与えられるが、本例においては当
該伝播先は図２より明らかなようにゲートＡであるた
め、次の処理ステップ１０７においては、ゲートＡによ
る論理ゲート演算が行われる。次いで処理ステップ１０
８においては、イベント発生の有無がチェックされる
が、本例においては、ゲートＡに対する入力値は、この
ＲＩＳＥイベントにより、０と０の組み合わせから０と
１の組み合わせに変化するが、処理ステップ１０６にお
ける演算結果は０であり、ゲートＡのピン４における状
態値は変化することがなくイベントは消滅することにな
るため、イベントの発生なしと判定されて処理ステップ
１０２に戻る。次に、前記処理ステップ１０６におい
て、時間遅れの時刻Ｔ2 におけるＲＩＳＥイベントが取
り出される。この場合には、このイベントによるゲート
Ａに対する入力値の組み合わせは１と１となり、処理ス
テップ１０７における演算処理の結果、ピン４には時刻
Ｔ3 においてＲＩＳＥイベントが発生する（図５（ｆ）
の５０２を参照）。即ち、処理ステップ１０８において
イベント発生ありと判定されて、処理ステップ１０９に
移行する。処理ステップ１０９においては、前記ＢＵＮ
ＤＡＲＹ情報を参照して、ピン４が内部論理マクロ２２
の出力ピンではないため、当該イベントは出力情報では
ないものと判定され、処理ステップ１１０において、当
該イベントに対応するイベント登録処理が行われる。こ
のイベント登録処理においては、変化時刻（Ｔ3 ）およ
び状態値変化（ＲＩＳＥ）等の情報が格納されるととも
に、併せて、ゲートＡの入力元であるピン１およびピン
２の変化時刻が比較されて、その変化時刻の遅い方の入
力元であるピン２が、ピン４のイベントのトリガ−であ
ると判定されて、このイベントの伝播先として２が格納
される。この場合に、ピン２は内部論理マクロ２２の入
力ピンであるため、そのまま格納される（図４の４０１
を参照）。そして、処理ステップ１０２のイベント残存
有無をチェックする処理に戻る。

【００１５】処理ステップ１０２においてイベント残存
ありの判定を受けて、処理ステップ１０６においては、
今登録が行われたピン４のイベントが取り出され、次い
で処理ステップ１０７において、論理接続情報により、
ゲートＢおよびゲートＤによる演算処理が行われるが、
この演算処理によりゲートＤのピン５は変化することな
くイベントは消滅し、ゲートＢのピン６は、時刻Ｔ4 に
おいて１から０に変化する（図５（ｈ）の５０３を参
照）。即ち、処理ステップ１０８においてイベント発生
ありと判定されて、処理ステップ１０９に移行する。処
理ステップ１０９においては、前記ＢＵＮＤＡＲＹ情報
を参照して、ピン６が内部論理マクロ２２の出力ピンで
はないため、前述の場合と同様に、当該イベントは出力
情報ではないものと判定され、処理ステップ１１０にお
いて、当該イベントに対応するイベント登録処理が行わ
れる。なお、このゲートＢは１入力であるため、ピン６
のイベントのトリガーがピン４であることは、変化時刻
情報を見るまでもないことである。図４より明らかなよ
うに、ピン４のＢＵＮＤＡＲＹ情報は「−」であるた
め、伝播元情報に格納されている番号２がピン６の伝播
元情報にコピーされる（図４の４０２を参照）。

【００１６】そして、再度処理ステップ１０２に戻り、
イベント残存の有無がチェックされる。イベント残存あ
りの判定を受けて、処理ステップ１０６においては、今
登録が行われたピン６のイベントが取り出され、次いで
処理ステップ１０７において、論理接続情報により、ゲ
ートＣによる演算処理が行われるが、この演算処理によ
りゲートＣのピン８は、時刻Ｔ5 において０から１に変
化する（図５（ｉ）の５０４を参照）。即ち、処理ステ
ップ１０８においてイベント発生ありと判定されて、処
理ステップ１０９に移行する。処理ステップ１０９にお
いては、前記ＢＵＮＤＡＲＹ情報を参照して、ピン８が
内部論理マクロ２２の出力ピンであるために（図４の４
０３を参照）、当該イベントは出力情報であるものと判
定されて処理ステップ１１１に移行する、処理ステップ
１１１においては、入力元の変化時刻チェックにより、
ピン８のＲＩＳＥイベントのトリガーがピン６のイベン
トであり、ピン６のイベントはピン２からイベントの伝
播によるものであることが伝播元情報により与えられる
（図４の４０３を参照）。よって、遅延データベースか
らピン２からピン８までの遅延データが参照される。こ
の場合に、本発明においては、この検索を高速にて行う
ために、ハッシュテーブル１１２を介して遅延データベ
ース１１３より当該遅延データが参照される。次いで処
理ステップ１１４においては、前記遅延データに従って
スケジューリングデータの処理が行われ、その処理後に
おいて所定のシミュレーション結果が出力される。

【００１７】そして処理ステップ１０２に戻るが、この
時点においては残存イベントも存在せず、スケジューリ
ングデータも存在しないために、シミュレーション処理
は終了（ＥＸＩＴ１０４）する。

【００１８】

【発明の効果】以上説明したように、本発明は、論理回
路と等価な論理回路モデルを計算機上に構築し、前記論
理回路に対する入力検査系列信号を上記論理回路モデル
に印加し、論理シミュレーションにより、その動作結果
を表示出力する論理シミュレーション方法に適用され
て、内部論理マクロの回路内を伝播するイベントのピン
経過情報を有し、当該内部論理マクロの出力ピンの伝播
してくるイベントに対応して、前記ピン経過情報を参照
して前記内部論理マクロのピン間遅延データベースを検
索し、当該検索データを参照して遅延を割付けることに
より、ピンｔｏピンの遅延を誤差なく反映した論理シミ
ュレーションを行うことが可能になるとともに、既存の
論理回路接続を流用することができ、なお且つ余分な演
算処理が不要となるために、論理シミュレーションに要
する処理時間を圧縮することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例における論理シミュレーショ
ンの流れ図である。

【図２】本実施例を適用する論理回路例を示す図であ
る。

【図３】本実施例における遅延データベース例を示す図
である。

【図４】本実施例を適用する論理回路例のピン情報テー
ブルを示す図である。

【図５】本実施例を適用する論理回路例の動作を示すタ
イミング図である。

【図６】従来例における論理シミュレーションの流れ図
である。

【符号の説明】

１１ ハッシュテーブル １２ 遅延データベース ２１ インバータ ２２ 内部論理マクロ １０１〜１１２、６０１〜６１０ 処理ステップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 論理回路と等価な論理回路モデルを計算
   機上に構築し、前記論理回路に対する入力検査系列信号
   を上記論理回路モデルに印加し、論理シミュレーション
   により、その動作結果を表示出力する論理シミュレーシ
   ョン方法において、 前記入力検査系列信号の変化に対応して、前記論理回路
   モデルに含まれる内部論理マクロのピンにおける残存イ
   ベントの有無を判定する第１の処理ステップと、 前記第１の処理ステップにおいて、内部論理マクロのピ
   ンに残存イベントが存在する場合に、当該残存イベント
   を抽出する第２の処理ステップと、 前記第２の処理ステップにおいて抽出されたイベントに
   対応して、所定の論理接続情報を参照して、内部論理マ
   クロ内の対象とする論理回路要素による演算処理を行う
   第３の処理ステップと、 前記第３の処理ステップの演算処理によるイベントの発
   生の有無を判定し、イベントの発生がない場合には前記
   第１の処理ステップに戻る第４の処理ステップと、 前記第４の処理ステップにおいてイベントの発生があっ
   た場合に、所定のＢＯＵＮＤＡＲＹ情報を参照して、当
   該イベント発生のピンが、前記内部論理マクロの出力ピ
   ンに対応するピンであるか否かを判定する第５の処理ス
   テップ、 前記第５の処理ステップにおいて、前記内部論理マクロ
   の出力ピンに対応するピンではないと判定された場合
   に、対応するイベントを登録処理して前記第１の処理ス
   テップに戻る第６の処理ステップと、 前記第５の処理ステップにおいて、前記内部論理マクロ
   の出力ピンに対応するピンであると判定された場合に、
   対応するピン同士間の遅延値を所定の遅延データベース
   を参照して検索する第７の処理ステップと、 前記第７の処理ステップの検索により求められた遅延値
   に従ってスケジューリング処理を行って論理シミュレー
   ション結果を出力するとともに、処理後において前記第
   １の処理ステップに戻る第８の処理ステップと、 を少なくとも有し、前記第１の処理ステップにおいて残
   存イベントが存在せず、且つ残存スケジュールデータも
   存在しない場合には処理を終了とする論理シミュレーシ
   ョン方法。
2. 【請求項２】 前記第７の処理ステップにおいて、対応
   するピン同士間の遅延値を、ハッシュテーブルを介して
   所定の遅延データベースを参照して検索する請求項１記
   載の論理シミュレーション方法。