JPH04113097U - 時計機構内蔵コンピユ−タ - Google Patents

時計機構内蔵コンピユ−タ

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JPH04113097U
JPH04113097U JP1991024451U JP2445191U JPH04113097U JP H04113097 U JPH04113097 U JP H04113097U JP 1991024451 U JP1991024451 U JP 1991024451U JP 2445191 U JP2445191 U JP 2445191U JP H04113097 U JPH04113097 U JP H04113097U
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JP
Japan
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clock
computer
built
signal
clock mechanism
Prior art date
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Pending
Application number
JP1991024451U
Other languages
English (en)
Inventor
明 金湖
Original Assignee
日立電子株式会社
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Publication date
Application filed by 日立電子株式会社 filed Critical 日立電子株式会社
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Abstract

(57)【要約】 【目的】コンピュータ内蔵時計を定期的，自動的に較正
し，累積誤差のないコンピュータ内蔵時計とすることを
目的とする。 【構成】コンピュータ内蔵の時計機構３を，外部の高精
度の時計（例えば原子標準時計）に同期したクロック信
号６により，一定時間毎にＣＰＵ１で較正し，累積誤差
の発生をなくした。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は，コンピュータに内蔵の時計の改良に関するものである。
【０００２】
【従来の技術】
コンピュータには通常時計が内蔵されている。この時計は水晶振動子を使用し ているので精度は高いが，長期間には誤差が生ずる。コンピュータの時計を用い たデータロギング装置に於ては，時計に誤差が生ずると，データの信頼性が低下 する。従って，時々，時刻を修正することが必要である。
【０００３】 図３は，通常のコンピュータに内蔵された時計機構部とＣＰＵとの接続を示し たもので，１はＣＰＵ，２はＣＰＵバス，３は時計機構である。ＣＰＵ１は時計 機構３に対し時刻を設定し，また読み出しを行い，動作上の時間管理を行う。こ の時計機構３の精度は，通常水晶振動子を使用しているので高精度であるが，１ 年間等長期間経過した場合の時間誤差は無視できない場合がある。
【０００４】
【考案が解決しようとする課題】
コンピュータを用いたデータロギング装置において，データロギングの時間管 理用に，コンピュータ内蔵時計を用いた場合，長期間（数ケ月〜数年）の内には ，時計の累積誤差が大きくなり，使用に耐えられなくなる。
【０００５】 本考案はこれらの欠点を除去し，コンピュータ内蔵時計を定期的，自動的に較 正し，累積誤差のないコンピュータ内蔵時計とすることを目的とする。
【０００６】
【課題を解決するための手段および作用】
本考案は上記の目的を達成するため，コンピュータ内部の時計を，外部のより 高精度の時計（例えば原子標準時計）に同期したクロック信号等により，一定時 間毎に較正し，時計の誤差が累積しない高精度の内蔵時計を簡単な手段で実現で きるようにしたものである。
【０００７】
【実施例】
図１，図２は本考案の実施例を示すブロック図であり，１はＣＰＵ，２はＣＰ Ｕバス，３は時計機構，４はＣＰＵの入出力制御部（以下，Ｉ／Ｏ制御部と称す ），５は割込制御部，６は外部クロック信号，７はカウンタ，８はカウンタリセ ット信号である。
【０００８】 この動作は，２つの基本動作からなっている。１つは，外部クロック信号６を Ｉ／Ｏ制御部４を通し，ＣＰＵ１でセンスするもので，他の１つは，外部クロッ ク信号６を割込制御部５へ入力し，割込信号を発生し，ＣＰＵ１へ外部クロック 信号６が入力されたことを伝達するものである。
【０００９】
【実施例】
まず，図１の入出力制御について説明する。ＣＰＵ１は，外部クロック信号６ の繰返し同期に対し非常に早い周期で入出力制御部４をセンスし，外部クロック 信号６の状態をチェックし，例えば外部クロック信号６のレベルが“０”から“ １”へ変化したことを検出した時には，時計機構３の現在時刻を読み出し，所定 の時刻に再設定を行う。
【００１０】 この具体的手段は，例えば外部クロック信号６が１分間隔で発生するものであ れば，現在時刻が，Ａ年Ｂ月Ｃ日Ｄ時Ｅ分Ｆ秒とした時，Ｆ秒が０〜２９秒の時 はＦ秒を００秒に設定し直し，その他の値（Ａ〜Ｅ）は同じ値のままとする。Ｆ 秒が３０〜５９秒の時はＥ＋１分００秒とし，他の値Ａ〜Ｄは同じ値のままとす る。
【００１１】 ただし，Ｅ＋１分が６０分となる時は，Ｄ＋１時００分００秒とする。Ａ，Ｂ ，Ｃ，Ｄも同様の処理を行う。この処理によれば，外部クロック信号６に対しＣ ＰＵ１の処理時間分の誤差を生ずるが，この誤差は累積されず，外部クロック信 号６に同期した正確な時計機構３を得ることができる。
【００１２】 なお，割込制御部５を使用した場合は，外部クロック信号６の状態をセンスす ることなく，割込制御部５を通し割込信号としてＣＰＵ１へ伝達するので，より 高速に処理が可能で，ソフトウェア処理も簡単になる。ここで，時計機構３の時 刻の設定処理は前記と同じであるため省略する。
【００１３】 次に，図２の動作について説明する。これは図１の構成にカウンタ７を追加し たものである。その理由は，外部クロック信号６が早い周期，例えば１秒周期の ような場合，時計機構３の時刻設定が１秒毎に行なわれるが，１秒毎ではＣＰＵ １のソフト処理が増加し，時刻設定の処理も増加するため，カウンタ７で，１／ ６０にカウントダウンし，１分毎にＣＰＵ１へクロック信号を入力するようにし ている。このカウンタ７のカウント数を外部クロック信号６の周期，時計機構３ の設定周期により必要に応じて設定することは容易である。
【００１４】 なお，ＣＰＵ１への外部クロック信号６の入力周期は，１分，１時間，２４時 間等任意でよく，時計機構３の精度に合わせ必要に応じて行えば良い。カウンタ ７は，最初に時計機構３に時刻を設定する時にカウントリセット信号８によりリ セットし外部の時計とカウンタ７の時間差をなくしている。
【００１５】
【考案の効果】
本考案によれば，外部の高精度の時計等に同期したクロック信号等により，一 定時間毎にコンピュータ内蔵時計の時刻較正がなされるので，時刻誤差が累積せ ず，簡単な構成で高精度の内蔵時計が実現できる。
【図面の簡単な説明】
【図１】本考案の実施例を示すブロック図。
【図２】本考案の他の実施例のブロック図。
【図３】従来例のブロック図である。
【符号の説明】
１ ＣＰＵ ２ ＣＰＵバス ３ 時計機構 ４ Ｉ／Ｏ制御部 ５ 割込制御部 ６ 外部クロック信号 ７ カウンタ

Claims (3)

    【実用新案登録請求の範囲】
  1. 【請求項１】 時計機構（年月日のカレンダ情報を含
    む）を有し，その時刻をソフトウェアにより設定するコ
    ンピュータにおいて，外部の一定間隔の信号（クロック
    信号）をコンピュータに入力する手段と，該クロック信
    号に基づき割込信号を発生する手段と，この割込信号発
    生毎に上記時計機構の時刻設定を行う演算処理手段とを
    有することを特徴とする時計機構内蔵コンピュータ。
  2. 【請求項２】 時計機構（年月日のカレンダ情報を含
    む）を有し，その時刻をソフトウェアにより設定するコ
    ンピュータにおいて，外部の一定間隔の信号（クロック
    信号）をコンピュータに入力する手段と，一定周期で該
    クロック信号をセンスし，このレベルが規定レベルの
    時，上記時計機構の時刻設定を行う演算処理手段とを有
    することを特徴とする時計機構内蔵コンピュータ。
  3. 【請求項３】 実用新案登録請求の範囲第１項または第
    ２項記載の時計機構内蔵コンピュータにおいて，上記外
    部クロック信号を分周する分周手段を介して上記演算処
    理手段に供給することを特徴とする時計機構内蔵コンピ
    ュータ。
JP1991024451U 1991-03-19 1991-03-19 時計機構内蔵コンピユ−タ Pending JPH04113097U (ja)

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