JPH04113677A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH04113677A JPH04113677A JP2233049A JP23304990A JPH04113677A JP H04113677 A JPH04113677 A JP H04113677A JP 2233049 A JP2233049 A JP 2233049A JP 23304990 A JP23304990 A JP 23304990A JP H04113677 A JPH04113677 A JP H04113677A
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- Japan
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- polycrystalline silicon
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
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- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、イメージセンサ駆動回路等に用いる薄膜トラ
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
：以下ＴＦＴと略する）に関する。
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
：以下ＴＦＴと略する）に関する。
従来、ＴＰＴの特性改善のために、半導体層の膜厚をう
ずくする方法と半導体層の結晶性を改善する方法がとら
れている。
ずくする方法と半導体層の結晶性を改善する方法がとら
れている。
半導体層の膜厚をうずくする方法である特開昭６１−２
５２６６７号では多結晶シリコンの厚みを６００Å以下
にすることにより０Ｎ１０ＦＦ比を大きくしたＴＰＴを
開示している。
５２６６７号では多結晶シリコンの厚みを６００Å以下
にすることにより０Ｎ１０ＦＦ比を大きくしたＴＰＴを
開示している。
しかし半導体層である多結晶シリコンの膜厚を薄くして
いくと、ソース・ドレイン領域の膜厚も薄くなるからソ
ース・ドレイン領域のシート抵抗Ｒ１と配線用材料との
コンタクト抵抗Ｒ２の和（Ｒ１＋Ｒ，）が第１図に示す
ように増大する。
いくと、ソース・ドレイン領域の膜厚も薄くなるからソ
ース・ドレイン領域のシート抵抗Ｒ１と配線用材料との
コンタクト抵抗Ｒ２の和（Ｒ１＋Ｒ，）が第１図に示す
ように増大する。
第１１ｍは６３０℃でＬＰ−ＣＶＤ法で堆積した多結晶
シリコンで作成したＴＰＴのＯＮ抵抗Ｒ３と、ソース・
ドレインのシート抵抗とコンタクト抵抗の和（Ｒ□＋Ｒ
２）を多結晶シリコンの膜厚を横軸にとってプロットし
たものである。
シリコンで作成したＴＰＴのＯＮ抵抗Ｒ３と、ソース・
ドレインのシート抵抗とコンタクト抵抗の和（Ｒ□＋Ｒ
２）を多結晶シリコンの膜厚を横軸にとってプロットし
たものである。
なお、トランジスタサイズはＷ／Ｌ＝４０μｍ１５μｍ
、電界効果移動度は１０ｃｍ２／Ｖ−ｓｅｃである。
、電界効果移動度は１０ｃｍ２／Ｖ−ｓｅｃである。
第１図に示すようにＲ１は膜厚にあまり影響されないが
、Ｒ工＋Ｒ□は１０００人で約１００Ωであるが、 ２
０００人では約２０Ωである。とくに、膜厚が５００人
程度では、Ｒ３とＲ工＋Ｒ２の差はわずか１桁となる。
、Ｒ工＋Ｒ□は１０００人で約１００Ωであるが、 ２
０００人では約２０Ωである。とくに、膜厚が５００人
程度では、Ｒ３とＲ工＋Ｒ２の差はわずか１桁となる。
Ｒ，＞Ｒ１＋Ｒ２の関係にある場合はトランジスタ特性
に影響を与えないが、半導体層の膜厚を薄くすると、Ｒ
３とＲ１＋Ｒ２が接近し、場合によっては大小関係が逆
転してトランジスタ特性に悪影響をおよぼす。
に影響を与えないが、半導体層の膜厚を薄くすると、Ｒ
３とＲ１＋Ｒ２が接近し、場合によっては大小関係が逆
転してトランジスタ特性に悪影響をおよぼす。
また、半導体層の結晶性を改善する方法である特開昭６
０−６６４７号では半導体層をアニールして結晶性を改
善し０Ｎ１０ＦＦ比を大きくしたＴＰＴを開示している
。
０−６６４７号では半導体層をアニールして結晶性を改
善し０Ｎ１０ＦＦ比を大きくしたＴＰＴを開示している
。
たしかに、この半導体層の結晶性の改善はＴＰＴの電界
効果移動度を増大させＴＰＴのＯＮ抵抗Ｒ１を第２図に
示すように小さくする。
効果移動度を増大させＴＰＴのＯＮ抵抗Ｒ１を第２図に
示すように小さくする。
第２図は第１図の多結晶シリコンをアニール処理して結
晶性を改善した結果とＲ１、Ｒよ＋Ｒ２の関係を表わし
たものである。
晶性を改善した結果とＲ１、Ｒよ＋Ｒ２の関係を表わし
たものである。
結晶性はトランジスタ特性の電界効果移動度で代用でき
るので横軸に電界効果移動度をとってプロットした。ア
ニールをしない多結晶シリコンで作成した電界効果移動
度は約１０ａｊ／Ｖ−ｓｅｃであり、結晶性を改善した
ものは１００ａ＋ｆ／Ｖ−ｓｅｃを超える。トランジス
タは多結晶シリコン膜厚１０００人、１／Ｌ＝４０μｍ
／ ５ ｐ ｍである。電界効果移動度が約１００ｃｍ
２／Ｖ−ｓｅｃ以上で、Ｒ２とＲ，＋Ｒ２の差はわずか
１桁となる。
るので横軸に電界効果移動度をとってプロットした。ア
ニールをしない多結晶シリコンで作成した電界効果移動
度は約１０ａｊ／Ｖ−ｓｅｃであり、結晶性を改善した
ものは１００ａ＋ｆ／Ｖ−ｓｅｃを超える。トランジス
タは多結晶シリコン膜厚１０００人、１／Ｌ＝４０μｍ
／ ５ ｐ ｍである。電界効果移動度が約１００ｃｍ
２／Ｖ−ｓｅｃ以上で、Ｒ２とＲ，＋Ｒ２の差はわずか
１桁となる。
Ｒ，＞Ｒ１＋Ｒ２の関係にある場合はトランジスタ特性
に影響を与えないが、半導体層の膜厚を薄くし同時に結
晶性の大巾な改善を行なうと、Ｒ１とＲ工＋Ｒ２が接近
し、場合によっては大小関係が逆転してトランジスタ特
性に悪影響をおよぼす。
に影響を与えないが、半導体層の膜厚を薄くし同時に結
晶性の大巾な改善を行なうと、Ｒ１とＲ工＋Ｒ２が接近
し、場合によっては大小関係が逆転してトランジスタ特
性に悪影響をおよぼす。
本発明の目的はＴＰＴの特性向上を図るため半導体層の
膜厚を薄くし、かつ多結晶シリコンの結晶性を向上させ
てもトランジスタ特性に影響を与えない程度のシート抵
抗Ｒ工、コンタクト抵抗Ｒ２をもったＴＰＴを提供する
にある。
膜厚を薄くし、かつ多結晶シリコンの結晶性を向上させ
てもトランジスタ特性に影響を与えない程度のシート抵
抗Ｒ工、コンタクト抵抗Ｒ２をもったＴＰＴを提供する
にある。
本発明者は、先に特願平１−３３１９４８号として、多
結晶シリコンの厚みを８００Å以下にすることによりｎ
ｃｈＴＦＴをチャンネルドープなしにエンハンスメント
動作することができるＴＰＴを提案し、その後もＴＰＴ
特性の向上の研究を重ねた結果、２０００人厚の多結晶
シリコンの（Ｒよ＋Ｒ，）と電界効果移動度との関係を
把み、チャンネル領域が１０００Å以下であっても、ソ
ース・ドレイン領域が２０００人以上あれば、多結晶シ
リコンの電界効果移動度が１００ｃｍ２／ｖ−ｓｅｃを
超えてもＲ２とＲ１＋Ｒ２が約２桁の差がありトランジ
スタ動作に影響を与えないことを見い出し、本発明を完
成した。
結晶シリコンの厚みを８００Å以下にすることによりｎ
ｃｈＴＦＴをチャンネルドープなしにエンハンスメント
動作することができるＴＰＴを提案し、その後もＴＰＴ
特性の向上の研究を重ねた結果、２０００人厚の多結晶
シリコンの（Ｒよ＋Ｒ，）と電界効果移動度との関係を
把み、チャンネル領域が１０００Å以下であっても、ソ
ース・ドレイン領域が２０００人以上あれば、多結晶シ
リコンの電界効果移動度が１００ｃｍ２／ｖ−ｓｅｃを
超えてもＲ２とＲ１＋Ｒ２が約２桁の差がありトランジ
スタ動作に影響を与えないことを見い出し、本発明を完
成した。
前記２０００人厚の多結晶シリコンの（Ｒ□十Ｒｚ ）
と電界効果移動度との関係は第２図に破線で示した。
と電界効果移動度との関係は第２図に破線で示した。
すなわち、本発明の第１は、絶縁基板上に形成された薄
膜トランジスタにおいて、チャンネル領域の半導体層の
膜厚が１０００Å以下、好ましくは８００Å以下であり
、ソース・ドレイン領域の半導体層の膜厚が２０００Å
以上、好ましくは３０００Å以上であることを特徴とす
る薄膜トランジスタに関する。
膜トランジスタにおいて、チャンネル領域の半導体層の
膜厚が１０００Å以下、好ましくは８００Å以下であり
、ソース・ドレイン領域の半導体層の膜厚が２０００Å
以上、好ましくは３０００Å以上であることを特徴とす
る薄膜トランジスタに関する。
本発明の第２は、前記薄膜トランジスタにおいて、前記
半導体層の電界効果移動度が１ｏｏｃｄ／Ｖ°ｓｅｃ以
上、好ましくは２００ａＪ ／ Ｖ −ｓｅｃ以上であ
ることを特徴とする薄膜トランジスタに関する。
半導体層の電界効果移動度が１ｏｏｃｄ／Ｖ°ｓｅｃ以
上、好ましくは２００ａＪ ／ Ｖ −ｓｅｃ以上であ
ることを特徴とする薄膜トランジスタに関する。
本発明の第３は。
（イ）絶縁基板上に活性層を形成する工程、（ロ）前記
活性層のチャンネル領域となる部分を除き窒化シリコン
膜で覆う工程。
活性層のチャンネル領域となる部分を除き窒化シリコン
膜で覆う工程。
（ハ）必要に応じて前記活性層の結晶成長を行う工程、
（ニ）窒化シリコン膜で覆われていない部分１二酸化膜
を形成する工程、 よりなることを特徴とする薄膜トランジスタの製造方法
に関する。なお、前記（ハ）の工程は活性層として単結
晶を使用した場合は不要であるが、活性層が非晶質又は
多結晶の場合には結晶性を改善する上で必要である。
を形成する工程、 よりなることを特徴とする薄膜トランジスタの製造方法
に関する。なお、前記（ハ）の工程は活性層として単結
晶を使用した場合は不要であるが、活性層が非晶質又は
多結晶の場合には結晶性を改善する上で必要である。
以下１図面を参照しながら本発明のＴＰＴについて説明
する。
する。
第３図は、本発明ＴＰＴ製造方法で作成された本発明Ｔ
ＰＴの一例を示すものであって１石英基板３１上に形成
した電界効果移動度が１００ａ＋ｔ／Ｖ−ｓｅｅの多結
晶シリコンを活性層としたＴＰＴである。チャンネル領
域３２は多結晶シリコンであって、その膜厚は１０００
人であり、ソース・ドレイン領域３３はリン又はボロン
等の不純物をゲート電極３４でセルフアライメントされ
て注入されており、その膜厚は２０００人である。３５
はゲート絶縁膜、３６は眉間絶縁膜、３７はメタル電極
である。このＴＰＴ （Ｗ／Ｌ＝４０μｍ１５μｍ）に
おいては、Ｒ，＝ＩＫΩ、Ｒ□＋Ｒ，＝１５Ωとなり、
トランジスタ特性に影響を与えない抵抗値が得られる。
ＰＴの一例を示すものであって１石英基板３１上に形成
した電界効果移動度が１００ａ＋ｔ／Ｖ−ｓｅｅの多結
晶シリコンを活性層としたＴＰＴである。チャンネル領
域３２は多結晶シリコンであって、その膜厚は１０００
人であり、ソース・ドレイン領域３３はリン又はボロン
等の不純物をゲート電極３４でセルフアライメントされ
て注入されており、その膜厚は２０００人である。３５
はゲート絶縁膜、３６は眉間絶縁膜、３７はメタル電極
である。このＴＰＴ （Ｗ／Ｌ＝４０μｍ１５μｍ）に
おいては、Ｒ，＝ＩＫΩ、Ｒ□＋Ｒ，＝１５Ωとなり、
トランジスタ特性に影響を与えない抵抗値が得られる。
第４図に示すものも本発明のＴＰＴ製造方法で作成され
たものであって、半導体層を単結晶で形成した本発明Ｔ
ＰＴの他の例を示すものであり、シリコンウェハ４０の
表面に絶縁膜となるＳｉｎ、４１が形成され、その上に
電界効果移動度が４００ｄ／ｖ・ｓｅｃの単結晶シリコ
ン４２．４３を活性層としたＴＰＴである。単結晶シリ
コン４２．４３は多結晶シリコンを融解再結晶したもの
で、シードから成長させる。前記第３図のＴＰＴに比べ
電界効果移動度が４倍となり、ＴＰＴのＯＮ抵抗Ｒ１が
約１７４になるので、ソース・ドレイン領域４３の膜厚
は３０００Ａとされている。チャンネル領域４２の膜厚
は８００人である。このＴ、ＦＴ （Ｗ／Ｌ＝４０μ鳳
１５μ腫）におし）では、Ｒ３＝２００Ω、Ｒ□＋Ｒ２
＝８Ωとなり、トランジスタ特性に影響を与えない抵抗
値が得られる。
たものであって、半導体層を単結晶で形成した本発明Ｔ
ＰＴの他の例を示すものであり、シリコンウェハ４０の
表面に絶縁膜となるＳｉｎ、４１が形成され、その上に
電界効果移動度が４００ｄ／ｖ・ｓｅｃの単結晶シリコ
ン４２．４３を活性層としたＴＰＴである。単結晶シリ
コン４２．４３は多結晶シリコンを融解再結晶したもの
で、シードから成長させる。前記第３図のＴＰＴに比べ
電界効果移動度が４倍となり、ＴＰＴのＯＮ抵抗Ｒ１が
約１７４になるので、ソース・ドレイン領域４３の膜厚
は３０００Ａとされている。チャンネル領域４２の膜厚
は８００人である。このＴ、ＦＴ （Ｗ／Ｌ＝４０μ鳳
１５μ腫）におし）では、Ｒ３＝２００Ω、Ｒ□＋Ｒ２
＝８Ωとなり、トランジスタ特性に影響を与えない抵抗
値が得られる。
次に、第５図を参照しながら、本発明のＴＰＴの製造方
法について説明する、 石英基板５１上ニＬ Ｐ −ＣＶ Ｄ法で、５５０℃で
多結晶シリコン５２（はとんど非晶質）を２５００人堆
積しフォトリソグラフィ、エツチング工程で島状にパタ
ーニングする（ａ）。
法について説明する、 石英基板５１上ニＬ Ｐ −ＣＶ Ｄ法で、５５０℃で
多結晶シリコン５２（はとんど非晶質）を２５００人堆
積しフォトリソグラフィ、エツチング工程で島状にパタ
ーニングする（ａ）。
次にプラズｖ−ＣＶＤ法で５ｉ３Ｎ４５３を１μｍ堆積
した後トランジスタのチャンネル領域となる部分をフォ
トリソグラフィ、エツチング工程で除却する（ｂ）。
した後トランジスタのチャンネル領域となる部分をフォ
トリソグラフィ、エツチング工程で除却する（ｂ）。
この状態で多結晶シリコンの結晶粒径の増大を行い結晶
性の改善を図る。この結晶性の改善には、６００℃で５
０時間以上のアニール処理を行う。アニール前がほとん
ど非晶質だったものがアニール後、最大１μｍの結晶粒
径となるにように処理することが好ましい。この工程で
アニールの雰囲気を酸素で行うと、Ｓ ｉ３Ｎ４膜がお
おっていない部分が選択的に酸化５４される（Ｃ）。
性の改善を図る。この結晶性の改善には、６００℃で５
０時間以上のアニール処理を行う。アニール前がほとん
ど非晶質だったものがアニール後、最大１μｍの結晶粒
径となるにように処理することが好ましい。この工程で
アニールの雰囲気を酸素で行うと、Ｓ ｉ３Ｎ４膜がお
おっていない部分が選択的に酸化５４される（Ｃ）。
５１３Ｎ４膜、Ｓｉｎ、膜をエツチングしたのが（ｄ）
であり、チャンネル部分がうすく、ソース・ドレイン部
分が厚い活性層５５が形成される。
であり、チャンネル部分がうすく、ソース・ドレイン部
分が厚い活性層５５が形成される。
前記酸化膜５４の形成は、アニール中に選択的酸化で行
ったが、アニールを窒素雰囲気で行い、次工程で例えば
パイロ方式による酸化を行うことも可能である。酸素雰
囲気および窒素雰囲気での各条件は酸化膜５４及びチャ
ンネル部の膜厚をどの位にするかで決まる。たとえば、
酸素雰囲気中で６００℃５０時間、かつパイロ酸化で１
０００℃３時間の酸化を行うと、２０００人の酸化膜を
形成でき、チャンネル部５６の活性層膜厚を１５００人
形成できる。
ったが、アニールを窒素雰囲気で行い、次工程で例えば
パイロ方式による酸化を行うことも可能である。酸素雰
囲気および窒素雰囲気での各条件は酸化膜５４及びチャ
ンネル部の膜厚をどの位にするかで決まる。たとえば、
酸素雰囲気中で６００℃５０時間、かつパイロ酸化で１
０００℃３時間の酸化を行うと、２０００人の酸化膜を
形成でき、チャンネル部５６の活性層膜厚を１５００人
形成できる。
次にゲートＭ縁膜となる熱酸化膜５７を１０００℃のド
ライ酸化で１０００人形成する（ｅ）。以上の工程でチ
ャンネル領域５８が１０００人、ソース・ドレイン領域
５９が２０００人の結晶性の改善された多結晶シリコン
の活性層が得られる。以上の工程において、単結晶シリ
コンを用いている場合には、結晶性の改善の工程のみを
省略すればよい。
ライ酸化で１０００人形成する（ｅ）。以上の工程でチ
ャンネル領域５８が１０００人、ソース・ドレイン領域
５９が２０００人の結晶性の改善された多結晶シリコン
の活性層が得られる。以上の工程において、単結晶シリ
コンを用いている場合には、結晶性の改善の工程のみを
省略すればよい。
以下の工程は、通常のＭＯＳプロセスと同様にゲートと
なる多結晶シリコン６ｏを形成した後ゲートでセルフア
ライメントしてソース・ドレインの不純物６２をイオン
打込みで注入しくｆ）、眉間絶縁膜６３はＬＰ−ＣＶＤ
法でＰＳＧを堆積しコンタクトホールを形成後ソース・
ドしイン電極となるＡ Ｑ６４をスパッタで堆積、パタ
ーニングしてＴＰＴが得られる。
なる多結晶シリコン６ｏを形成した後ゲートでセルフア
ライメントしてソース・ドレインの不純物６２をイオン
打込みで注入しくｆ）、眉間絶縁膜６３はＬＰ−ＣＶＤ
法でＰＳＧを堆積しコンタクトホールを形成後ソース・
ドしイン電極となるＡ Ｑ６４をスパッタで堆積、パタ
ーニングしてＴＰＴが得られる。
本発明のＴＰＴは、その特性向上を図るためにチャンネ
ル領域の半導体層の膜厚を薄くし、かつソース・ドレイ
ン領域の半導体層の膜厚を厚くしているので、多結晶シ
リコンの結晶性を向上させて電界効果移動度を１００ｄ
／ｖ・ｓｅｃ以上にしても良好なトランジスタ特性をも
つＴＰＴを提供できる。
ル領域の半導体層の膜厚を薄くし、かつソース・ドレイ
ン領域の半導体層の膜厚を厚くしているので、多結晶シ
リコンの結晶性を向上させて電界効果移動度を１００ｄ
／ｖ・ｓｅｃ以上にしても良好なトランジスタ特性をも
つＴＰＴを提供できる。
また、本発明のＴＰＴ製造方法は、多結晶シリコンの結
晶性向上と活性層の膜厚制御が同−工程又は、前後の工
程で行うことでき、特性のすぐれたＴＰＴを容易に製造
することができる。
晶性向上と活性層の膜厚制御が同−工程又は、前後の工
程で行うことでき、特性のすぐれたＴＰＴを容易に製造
することができる。
第１図は、ＴＰＴのＯＮ抵抗Ｒ１と、ソース・ドレイン
のシート抵抗とコンタクト抵抗の和（Ｒ□＋Ｒ，）を多
結晶シリコンの膜厚との関係で示し、第２図は、多結晶
シリコンの結晶性を改善した結果と、前記Ｒ３、Ｒ１＋
Ｒ２の関係を示し、第３図は、本発明ＴＰＴの一例を示
す説明図、第４図は１本発明ＴＰＴの他の例を示す説明
図、第５図（ａ）〜（ｇ）は、本発明のＴＰＴ製造方法
の工程図である。 ３１・・・石英基板 ３２・・・チャンネル領域３
３・・・ソース・ドレイン領域 ３４・・・ゲート電極 ３５・・ゲート絶縁膜３６・
・・層間絶縁膜 ３７・・・メタル電極４０・・・シ
リコンウェハ ４１・・・絶縁膜Ｓ ｉ ０２ ４２・・・チャンネル領域（単結晶シリコン）４３・・
・ソース・ドレイン領域（単結晶シリコン）４４・・・
ゲート電極 ４５・・・ゲートｌＩ！縁膜４６・・・
層間絶縁膜 ４７・・・メタル電極５１・・・石英基
板 ５２・・・多結晶シリコン５３・・・５ｉ３Ｎ
４５４・・・酸化 ５５・・・活性層 ５６・・・チャンネル部５７
・・・熱酸化膜 ５８・・・チャンネル領域５９・
・・ソース・ドレイン領域 ６０・・・ゲート電極 ６１・・・イオン注入６２・
・・ソース・ドレインの不純物 ６３・・層間絶縁膜 ６４・・・メタル電極第１図 第２図
のシート抵抗とコンタクト抵抗の和（Ｒ□＋Ｒ，）を多
結晶シリコンの膜厚との関係で示し、第２図は、多結晶
シリコンの結晶性を改善した結果と、前記Ｒ３、Ｒ１＋
Ｒ２の関係を示し、第３図は、本発明ＴＰＴの一例を示
す説明図、第４図は１本発明ＴＰＴの他の例を示す説明
図、第５図（ａ）〜（ｇ）は、本発明のＴＰＴ製造方法
の工程図である。 ３１・・・石英基板 ３２・・・チャンネル領域３
３・・・ソース・ドレイン領域 ３４・・・ゲート電極 ３５・・ゲート絶縁膜３６・
・・層間絶縁膜 ３７・・・メタル電極４０・・・シ
リコンウェハ ４１・・・絶縁膜Ｓ ｉ ０２ ４２・・・チャンネル領域（単結晶シリコン）４３・・
・ソース・ドレイン領域（単結晶シリコン）４４・・・
ゲート電極 ４５・・・ゲートｌＩ！縁膜４６・・・
層間絶縁膜 ４７・・・メタル電極５１・・・石英基
板 ５２・・・多結晶シリコン５３・・・５ｉ３Ｎ
４５４・・・酸化 ５５・・・活性層 ５６・・・チャンネル部５７
・・・熱酸化膜 ５８・・・チャンネル領域５９・
・・ソース・ドレイン領域 ６０・・・ゲート電極 ６１・・・イオン注入６２・
・・ソース・ドレインの不純物 ６３・・層間絶縁膜 ６４・・・メタル電極第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に形成された薄膜トランジスタにおいて
、チャンネル領域の半導体層の膜厚が１０００Å以下で
あり、ソース・ドレイン領域の半導体層の膜厚が２００
０Å以上であることを特徴とする薄膜トランジスタ。 ２、前記半導体層の電界効果移動度が１００ｃｍ＾２／
Ｖ・ｓｅｃ以上であることを特徴とする請求項１記載の
薄膜トランジスタ。 ３、（イ）絶縁基板上に活性層を形成する工程、（ロ）
前記活性層のチャンネル領域となる部分を除き窒化シリ
コン膜で覆う工程、 （ハ）必要に応じて前記活性層の結晶成長を行う工程、 （ニ）窒化シリコン膜で覆われていない部分に酸化膜を
形成する工程、 よりなることを特徴とする薄膜トランジスタの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233049A JPH04113677A (ja) | 1990-09-03 | 1990-09-03 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233049A JPH04113677A (ja) | 1990-09-03 | 1990-09-03 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113677A true JPH04113677A (ja) | 1992-04-15 |
Family
ID=16948999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233049A Pending JPH04113677A (ja) | 1990-09-03 | 1990-09-03 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113677A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0635880A1 (fr) * | 1993-07-22 | 1995-01-25 | Commissariat A L'energie Atomique | Procédé de fabrication d'un transistor en technologie silicium sur isolant |
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
-
1990
- 1990-09-03 JP JP2233049A patent/JPH04113677A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0635880A1 (fr) * | 1993-07-22 | 1995-01-25 | Commissariat A L'energie Atomique | Procédé de fabrication d'un transistor en technologie silicium sur isolant |
| FR2708142A1 (fr) * | 1993-07-22 | 1995-01-27 | Commissariat Energie Atomique | Procédé de fabrication d'un transistor en technologie silicium sur isolant. |
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