JPH04114232U - 絶縁ゲート電圧駆動形半導体素子のゲート駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 デューティ比が種々変化するパルス電圧によ
りパルストランスを介して絶縁ゲート電圧駆動形半導体
素子のゲートを駆動する場合に、充分に駆動が可能なゲ
ート電圧を供給できるゲート駆動回路を提供する。 【構成】 １次巻線にパルス電圧が供給されるパルスト
ランス２の２次巻線の一端とＭＯＳ−ＦＥＴ４のゲート
及び抵抗３の一端との間にコンデンサ５を直列接続す
る。ＭＯＳ−ＦＥＴ４のゲート側にカソードを向けたダ
イオード６を抵抗３に並列接続する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はゲートが他の電極から絶縁された絶縁ゲート電圧駆動形半導体素子の ゲート駆動回路に関するものである。

【０００２】

【従来の技術】

従来、例えばＭＯＳ−ＦＥＴのようにゲートが他の電極から絶縁されていて電 圧駆動される形式の半導体素子をパルス電圧で駆動する場合には、比較的回路構 成が簡単で安価にできるため、図３に示したようなパルストランスを用いるゲー ト駆動回路が用いられる。この回路では、パルス電圧源１より図４の（ａ）に示 したような波形のパルス電圧Ｖ1 をパルストランス２の１次側に入力した場合、 ２次側には図４の（ｂ）に示したようなパルス波形の電圧信号Ｖ2 が出力される 。この２次側の電圧波形がそのままＭＯＳ−ＦＥＴ４のゲート電圧Ｖgsとなる。 ゲート・ソース間に並列接続された抵抗３は、ＭＯＳ−ＦＥＴ４のゲート・オン 時に充電されたゲート電荷をゲート・オフ時に放電するためのものである。

【０００３】

【考案が解決しようとする課題】

上記のようなゲート駆動回路では、パルストランス２の１次側に入力されるパ ルス電圧波形の直流分が２次側には伝達されないので、２次側に出力されるパル ス電圧波形の平均電位は常に０Ｖとなる。このために、デューティ比が変化する パルス電圧波形Ｖ1 をパルストランス２の１次側に入力した場合、２次側に出力 される電圧波形Ｖ2 は正、負のピーク電圧が図４の（ｂ）に示すように大きく変 動することになる。従って、ＭＯＳ−ＦＥＴ４のゲートに対しては、入力電圧波 形の最小デューティ比時における過電圧マージンと最大デューティ比時における しきい値電圧に対するマージンを考慮する必要があり、また、デューティ比の如 何に関わらず、充分な駆動が可能となるゲート電圧を与えるようにしなければな らないという問題点があった。

【０００４】 本考案の目的は、振幅がほぼ一定でデューティ比が種々変化する波形のパルス 電圧でパルストランスを介して絶縁ゲート電圧駆動形半導体素子のゲートを駆動 する場合に、構成が容易で充分な駆動が可能なゲート電圧を供給できるゲート駆 動回路を提供することにある。

【０００５】

【課題を解決するための手段】

上記の課題を解決するために、本考案のゲート駆動回路は実施例の図１に見ら れるように、絶縁ゲート電圧駆動形半導体素子４のゲート・ソース間に並列に抵 抗３とパルストランス２の２次巻線とをそれぞれ接続し、パルストランス２の１ 次巻線にパルス電圧源１よりパルス電圧を供給するゲート駆動回路において、パ ルストランス２の２次巻線の一端と半導体素子４のゲート及び抵抗３の一端との 間に直列接続されたコンデンサ５と、半導体素子４のゲートにカソードを向ける ようにして抵抗３に並列接続されたダイオード６とからなる直流分再生回路を具 備する。

【０００６】

【作用】

上記本考案のゲート駆動回路においては、パルストランス２の１次側に振幅が ほぼ一定でデューティ比が種々変化するパルス電圧が入力される場合、２次側に はピーク電圧の大きく変動する交流電圧が出力されるのに対して、コンデンサ５ とダイオード６の作用により１次側入力電圧波形の直流分が再生されて上記２次 側出力に重畳された波形の駆動回路出力が得られる。これにより、パルストラン ス２の２次側出力におけるピーク電圧の変動が抑制されて、半導体素子４に対し て充分な駆動が可能なゲート電圧が供給される。

【０００７】

【実施例】

以下、本考案の実施例を図面を参照して説明する。図１において、５はパルス トランス２の２次巻線の一端と、駆動すべきＭＯＳ−ＦＥＴ４のゲート及び抵抗 ３の一端との間に直列接続されたコンデンサ、６はＭＯＳ−ＦＥＴ４のゲート側 にカソードを、ソース側にアノードをそれぞれ接続して、抵抗３に並列接続され たダイオードである。これらのコンデンサ５及びダイオード６により直流分再生 回路を構成している。

【０００８】 上記の構成になる駆動回路においては、パルス電圧源１よりパルストランス２ の１次側に図２の（ａ）の波形のパルス電圧Ｖ1 を入力した場合、２次側には図 ２の（ｂ）に示した正、負の極性を持った波形のパルス電圧Ｖ2 が出力される。 このパルス電圧Ｖ2 が負電圧のときに、ダイオード６が導通してコンデンサ５が 充電される。このとき、ＭＯＳ−ＦＥＴ４のゲート電荷は抵抗３を通して放電さ れ、ゲート・オフ状態となる。そして、図２の（ｂ）のパルス電圧Ｖ2 が正電圧 のときに、この正電圧にコンデンサ５の充電電圧が重畳されてレベルが正方向に ずれ、図２の（ｃ）に示した波形のパルス電圧Ｖgsとなる。即ち、電圧Ｖ2 が電 圧Ｖ1 の直流分を失っていても、電圧Ｖgsは最低電圧がほぼ０電圧でクランプさ れたところの直流分が再生された電圧となる。このようなパルス電圧ＶgsがＭＯ Ｓ−ＦＥＴ４のゲートに入力されるので、充分なゲート駆動が行われる。図２の Ｔ1 はゲート・オン時間、Ｔ2 はゲート・オフ時間である。

【０００９】 一般に、ＭＯＳ−ＦＥＴ４のゲート・ソース間電圧の最大定格はＶgs＜±２０ Ｖ程度である。今、ゲート電圧Ｖgsのしきい値を７Ｖと仮定し、過電圧マージン を５Ｖで設計した場合、ゲート・ソース間電圧の最大値は１５Ｖとなる。上記の 条件において、パルス電圧波形のデューティ比を５０％とした場合、従来例の駆 動回路では、ゲート電圧Ｖgsは７．５Ｖとなり、しきい値に対して０．５Ｖのマ ージンしかとれない。これに対して、本実施例の駆動回路では、デューティ比は ５０％の場合でもゲート電圧Ｖgsはほぼ１４Ｖを確保できるので、しきい値に対 するマージンが７Ｖもとれる。

【００１０】

【考案の効果】

以上述べたように本考案の駆動回路は、パルス電圧源よりパルストランスを介 して絶縁ゲート電圧駆動形半導体素子のゲートを駆動する回路において、パルス トランスの２次巻線の一端と半導体素子のゲート及び抵抗の一端との間に接続し たコンデンサと、半導体素子のゲート側にカソードを向けて抵抗に並列接続した ダイオードとからなる直流分再生回路を設けたので、パルストランスの１次側に 振幅がほぼ一定でデューティ比が種々変化するパルス電圧が入力されて、２次側 にピーク電圧の大きく変動する交流電圧が出力される場合にも、コンデンサとダ イオードの作用により１次側入力電圧波形の直流分を再生して２次側出力電圧に 重畳した波形の駆動回路出力を得ることができる。従って、簡単な構成で、パル ストランスの２次側出力のピーク電圧の変動を抑制し得て、対象となる半導体素 子のゲートを充分且つ良好に駆動できるゲート電圧を供給することができる。

【図面の簡単な説明】

【図１】本考案の一実施例の回路図である。

【図２】（ａ）乃至（ｃ）は図１の実施例の動作を説明
する波形図である。

【図３】従来の駆動回路の例を示す回路図である。

【図４】（ａ）及び（ｂ）は従来の駆動回路の動作を説
明する波形図である。

【符号の説明】

１ パルス電圧源 ２ パルストランス ３ 抵抗 ４ 絶縁ゲート電圧駆動形半導体素子（ＭＯＳ−ＦＥ
Ｔ） ５ コンデンサ ６ ダイオード

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 絶縁ゲート電圧駆動形半導体素子のゲー
   ト・ソース間に並列に抵抗とパルストランスの２次巻線
   とをそれぞれ接続し、前記パルストランスの１次巻線に
   パルス電圧源よりパルス電圧を供給するゲート駆動回路
   において、前記パルストランスの２次巻線の一端と前記
   半導体素子のゲート及び前記抵抗の一端との間に直列接
   続されたコンデンサと、前記半導体素子のゲート側にカ
   ソードを向けるようにして前記抵抗に並列接続されたダ
   イオードとからなる直流分再生回路を具備してなる絶縁
   ゲート電圧駆動形半導体素子のゲート駆動回路。