JPH0522988Y2

JPH0522988Y2 -

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Publication number: JPH0522988Y2
Application number: JP7492486U
Authority: JP
Priority date: 1986-05-19
Filing date: 1986-05-19
Publication date: 1993-06-14
Anticipated expiration: 2001-05-19
Also published as: JPS62185492U

Description

【考案の詳細な説明】［産業上の利用分野］この考案は電界効果トランジスタ素子（FET
と称する）を用いたレギユレーターの駆動装置に
関するものであり、特にFETの駆動をおこなう
ためのFETの駆動装置に関する。

［従来の技術］第２図は従来のFETの駆動装置を含むレギユ
レーターの駆動装置の回路図であり、図におい
て、１０は一次巻線１１と二次巻線２１より成る
変成器で、この一次巻線１１の両端子にダイオー
ド１２とトランジスタ１３が接続されている。こ
のトランジスタ１３のベース電極にはパルス電源
１４が接続され、そして中間タツプ１５には直流
電圧Vccが印加されている。また、二次巻線２１
の両端には抵抗器２２を経てダイオード２３とト
ランジスタ２４とが接続されている。２６は第１
の電界効果トランジスタ（以下これを第１の
FETという）で、そのゲート電極は抵抗器２５
を経て前記ダイオード２３の陰極とトランジスタ
２４のエミツタ電極との共通接続点に接続されて
いる。２７は前記第１のFET２６に並列的に接
続された第２のFETで、両FETのドレイン電極
にはコイル２８を経て電源端子２９が接続されて
いる。上記第１、第２のFETはスイツチングレ
ギユレーターのスイツチング素子である。

上述構成の駆動装置において、その動作を第３
図に示した各部の波形図に基づいて説明する。ま
ず、トランジスタ１３のベース電極（ａ点）に供
給される矩形波信号（第３図ａ参照）は、変成器
１０の二次側（ｂ点）で第３図ｂに示すごとく０
ボルトを中心にして＋Vccと−Vccの振幅をもつ
た信号電圧に変換される。そして、この信号電圧
はダイオード２３、トランジスタ２４および抵抗
器２５を経て第１のFET２６のゲート電極（ｃ
点）に至り、これが第３図ｃに示す電圧波形とな
る。

［考案が解決しようとする問題点］上記のように第２図に示す従来技術のFETの
駆動装置において、時刻t₁からt₂に至る期間Ｔは
いわゆる“ゲートの不安定期間”と呼ばれ、変成
器１０側からの駆動エネルギーが消失しており、
FET２６を強制的にオフにすることはできない。
しかもこの期間Ｔに第１のFET２６に並列接続
されている第２のFET２７がオフになる典型的
な使用法では、第１のFET２６のドレイン電圧
が急上昇し、これがゲート、ドレイン間の静電容
量を通じてそのゲート電圧を上昇させる。そのた
め本来は第１のFET２６をオフにして欲しい時
にオンになることがあつて、その動作が不安定に
なるという問題点があつた。また、オフ時に第１
のFET２６のゲート電圧が０ボルトに下がつた
後でも期間Ｔに至るまでの間抵抗器２２にトラン
ジスタ２４を介して不要な電流が流れてエネルギ
ーの損失を招くという問題点があつた。

この考案はこれらの問題点を解消するためにな
されたもので、FETのオフ時における不安定さ
を取り除いたFETの駆動装置を得ることを目的
とする。

［問題点を解決するための手段］この考案に係る駆動装置は、変成器の二次巻線
を中間タツプ付きとし、二次巻線の一端と中間タ
ツプとの間にデプレツシヨン形FETを接続し、
そしてそのゲート電極と前記二次巻線の他端との
間にダイオードを接続したものである。

［作用］この考案の一実施例においては、第１のFET
２６のゲート・ソース電極間にデプレツシヨン形
FETを設け、第１のFETの定常的なオフ時にお
いて、そのゲート電圧の上昇を押さえ、不安定な
動作を除いている。

［考案の実施例］第１図はこの考案の一実施例におけるFETの
駆動装置を示す回路図であり、第２図に示した従
来装置と同じ部分にはこれと同じ符号を付してあ
るので、その再説明は省略する。３１は中間タツ
プを備えた変成器１０の二次巻線で、その一端と
中間タツプとの間には抵抗器３２、ダイオード３
３およびトランジスタ２４が直列に接続され、そ
してこの中間タツプと二次巻線３１の他端との間
にはダイオード３６と抵抗器３７とが直列に接続
されている。なお、このダイオード３６と抵抗器
３７の共通接続点は前記トランジスタ２４に並列
接続されたデプレツシヨン形FET３８のゲート
電極に接続されている。トランジスタ２４のエミ
ツタ電極、コレクタ電極は、それぞれデプレツシ
ヨン形FET３８のドレーン電極、ソース電極に
接続されている。また、前記ダイオード２３の陽
極とトランジスタ２４のベース電極とは、抵抗器
３４とコンデンサ３５の直列回路を経て前記変成
器１０における二次巻線３１の一端に接続されて
いる。さらに第１のFET２６のゲート電極は抵
抗器３９およびダイオード４０の並列素子を経て
トランジスタ２４のエミツタ電極とデプレツシヨ
ン形FET３８のドレイン電極との共通接続点に
接続されている。

上記のように構成された駆動装置において、第
１のFET２６がオンのときは従来の装置と同様
に、抵抗器３２、ダイオード３３および抵抗器３
９を通してこの第１のFET２６のゲート電極に
電荷を充電する。デプレツシヨン形FET３８の
ゲート・ソース間電圧は負になり、該デプレツシ
ヨン形FET３８はオフとなり、高抵抗状態とな
る。しかして、第１のFET２６のオフにおける
過渡期は、抵抗器３４およびコンデンサ３５を経
てトランジスタ２４のベース電極の電荷を引くこ
とにより、前記第１のFET２６のゲート電極に
おける電荷はダイオード４０を経て放電する。こ
のとき、同時にダイオード３６がオフとなり抵抗
器３７によりデプレツシヨン形FET３８のゲー
ト電極を０ボルトにすることにより、ダイオード
４０を経て前記ゲート電極の電荷を放電している
が、この場合のデプレツシヨン形FET３８のイ
ンピーダンス値はトランジスタ２４のそれより大
きい。次に前記のコンデンサ３５が抵抗器３４を
経て充電されてしまうと、トランジスタ２４はオ
フ（すなわち定常的なオフ）となるが、デプレツ
シヨン形FET３８は依然として第１のFET２６
のゲート電極における電位が上昇しないように、
電荷を引き続けている。

［考案の効果］この考案は以上説明したように、デプレツシヨ
ン形FET３８の動作によつて第１のFET２６の
定常的なオフ時の不安定さがなくなり、また、抵
抗器３４で消費される電力はオフ時の過渡期にお
いてしか発生しないし、抵抗器３４の大きさも抵
抗器２２より大きいので非常に小さいという効果
がある。

【図面の簡単な説明】

第１図はこの考案の一実施例を含むスイツチン
グレギユレーターの駆動装置を示す回路図、第２
図は従来装置を含む回路図、第３図はその動作を
説明するための各部における波形図である。図中、１０は変成器、１２，２３，３３，３
６，４０はダイオード、１３，２４はトランジス
タ、２６および２７は第１、第２のFET、３８
はデプレツシヨン形FETである。なお、各図中
同一符号は同一または相当部分を示す。

Claims

【実用新案登録請求の範囲】次の(イ)乃至(ヘ)より成る、ソース接地された
FET２６をオン・オフするためのFETの駆動装
置。 (イ) 前記FET２６のゲート電極に第１の抵抗器
３９と第１のダイオード４０の並列回路を介し
て接続されるエミツタ電極と、該エミツタ電極
に前記第１のダイオードと同一極性で接続され
た第２のダイオード２３を介して前記エミツタ
電極に接続されたベース電極と、接地されたコ
レクタ電極とを有するトランジスタ２４。 (ロ) 前記エミツタ電極に接続されたドレイン電極
と、接地されたソース電極と、第２の抵抗３７
を介して接地されたゲート電極とを有するデプ
レツシヨン形FET３８。 (ハ) 第１、第２の端子と接地された接地端子とを
有し、前記第１、第２の端子に互いに逆極性の
パルスを出力するためのパルス発生源１０，１
１，１２，１３，１４，１５，３１。 (ニ) 第３の抵抗器３２と第３のダイオード３３と
の直列接続で、前記第３のダイオードの前記エ
ミツタ側電極が前記第１のダイオードの前記エ
ミツタ電極に接続される電極と同一極性となる
ように、前記第１の端子と前記エミツタ電極と
に接続される直列回路３２，３３。 (ホ) 前記第１の端子と前記ベース電極との間に直
列接続された第４の抵抗３４とコンデンサ３
５。 (ヘ) 前記第２の端子に、前記第１のダイオードの
前記エミツタ電極に接続される電極と同一極性
の第１の電極が接続され、前記ゲート電極に第
２の電極が接続された第１、第２の電極を有す
る第４のダイオード３６。