JPH04115537A

JPH04115537A - 半導体装置の製造方法

Info

Publication number: JPH04115537A
Application number: JP2233339A
Authority: JP
Inventors: Yasutaka Kobayashi; 康孝小林
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-09-05
Filing date: 1990-09-05
Publication date: 1992-04-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、各種構造のＭＯＳ−ＰＥＴを同一デバイス
内に同時に必要な部分に作り分けることができるように
した半導体装置の製造方法に関するものである。

（従来の技術）従来、各種のＭＯＳ−ＦＥＴは、品種１機能等に応じて
高耐圧デバイスを使い分けて使用されてきた。

例えば、ＭＯＳ−ＰＥＴに関しては、日経ＢＰ社刊９日
経マグロデバイス１９８８年４号Ｐ５８〜６４に記載さ
れているように、デバイスのスケーリングに対応して、
＾Ｓ単一ドレインＤ　Ｄ　Ｄ　（Ｄｏｕｂｌｅ　Ｄｉｆ
ｆｕｓｅｄＤｒａｉｎ）、　　Ｌ　Ｄ　Ｄ　（Ｌｉｇｈ
ｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）などの構造によるＭ
ＯＳ−ＦＥＴが提案され、実用に至っている。

（発明が解決しようとする課Ｒ）しかしながら、上記従来の各種構造によるＭＯＳ−ＦＥ
Ｔは、同一デバイスのチップ内に異種のＦＥＴを同時に
構築することが困難であった。

例えば、ＤＤＤ構造とＬＤＤ構造のトランジス夕を同時
に作成しようとした場合、１．２ｎ以下級の短チャネル
のトランジスタに対して、ＤＤＤ構造のトランジスタを
使用すると、ホットキャリアによる゛寿命劣化の問題が
生じ、ゲートパターンのホトリソ工程において、マスク
・パターン上でのゲート長の拡大が必要になる。

さらに、ＬＤＤ構造の場合は、サイドウオール下に、低
濃度層が存在するために、オフセットを生じないが、Ｌ
ＤＤ構造と同一工程でＤＤＤ構造を形成しようとすると
、サイドウオールの外側から拡散層をゲート下まで形成
する必要がある。

このため、ＬＤＤ構造と同一の熱処理工程を使用すると
、オフセットを生じ、トランジスタの動作に支障を来た
すおそれがあった。

また、逆に、上記ＤＤＤ構造を形成するために、熱処理
を高温あるいは長時間行うと、今度はＬＤＤ構造におい
て、高濃度層の接合深さが深くなりすぎて、パンチスル
ー等の問題が懸念される。

以上のような問題を考慮し、従来はＮチャネル／Ｐチャ
ネルに対し、各々一種類の構造で、ＭＯＳＦＥＴを形成
するのが通例となっており、素子の微化に伴い、スケー
リングとは逆に、トランジスタの性能を犠牲にして（Ｌ
ＤＤ構造では、内部に寄生抵抗を取り込んでいるため、
駆動能力としては、Ａｓ単一ドレイン等の構造のものに
劣る）、縮小化に対応しているのが現状である。

しかし、実際としては、特にデバイスへの要求性能とし
て重要視されるアクセス・タイムに対して、デバイス内
部でそれに直接影響を与えるトランジスタに対しては、
長チャネルで耐ホツトキャリア性をそれ程考慮しなくて
もよいものであれば、Ａｓ単一ドレイン構造、あるいは
ＤＤＤ構造を使用することが駆動能力向上の点で望まれ
る。

この発明は、前記従来技術が持っている問題点のうち、
各種構造のＭＯＳ−ＦＥＴを同一デバイス内での製造が
困難であるという点と、トランジスタの性能を劣化させ
るとともにゲート長の調整が困難である点について解決
した半導体装置の製造方法を提供するものである。

（課題を解決するための手段）この発明は前記問題点を解決するために、半導体装置の
製造方法において、第１導電型の半導体基板あるいは半
導体層上のゲート電極をマスクとして不純物を注入する
ことによりゲート電極と隣接する部分に第２導電型の低
濃度層を半導体基板あるいは半導体層に形成する工程と
、任意のゲート電極表面に選択的に絶縁膜を形成すると
ともにゲート電極と同一材料またはゲート電極と導電性
をもつ材料でゲート電極側壁にスペーサを形成する工程
と、このゲート電極とスペーサをマスクとして第２導電
型の低濃度層と高濃度層を形成する工程とを導入したも
のである。

（作　用）この発明によれば、半導体装置の製造方法において、次
のように工程を導入したので、ＬＤＤ構造のゲート電極
側壁にゲート電極と同種の材料または導電性を有する材
料を使用し、ＬＤＤ構造の場合には、絶縁膜を中介とし
て単にゲート電極側壁用のスペーサとし、短チャネルで
ＬＤＤ構造とせざるを得ないトランジスタに関してのみ
ＬＤＤ構造とし、Ａｓ単一ドレインあるいはＤＤＤ構造
に対しては、ゲート電極と同化して一体のゲート材料と
して使用できるようにして、比較的長チャネルのトラン
ジスタに関しては、Ａｓ単一ドレインあるいはＤＤＤ構
造のトランジスタを同一デバイス内の任意の個所に選択
的に形成でき、したがって前記問題点が除去できる。

（実施例）以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（Ａ）ないし第１図（
Ｔ）はその一実施例を説明するための工程断面図である
。

まず、第１図（Ａ）に示すように、シリコン単結晶半導
体基板１１（以下、単に基板という）上に、図示しない
シリコン窒化膜を耐酸化マスクとして用いる通常の選択
酸化法（ＬＯＣＯ３法）により、フィールド酸化１１１
１２を形成して、アクティブ領域５０とフィールド領域
５１を分離する。

次に、このアクティブ領域５ｏの基板１１上の表面に熱
酸化によってゲート酸化膜１３を形成し、さらに、その
上を含む全面にポリシリコン膜１４を形成する。

このポリシリコン膜１４には、導電性をもたせ、かつ低
抵抗にするため、リンなどの不純物を熱拡散法あるいは
イオン注入法を用いて、ドーピングする。

次に、第１図（Ｂ）に示すように、ホトリソグラフィ技
術により、図示しないホトレジストをマスクとして、ポ
リシリコン膜１４をエツチングして、ゲート電極１４ａ
を形成する。

ここまでの工程は、各トランジスタ構造共通で処理を行
う、以降は各構造（ｎチャネルトランジスタの場合につ
いて、Ａｓ単一ドレイン構造、ＤＤＤ構造、ＬＤＤ構造
の３種類）毎に図面に基づき説明する。

第１図（ｃ）　、　（Ｆ）　、　（１）　、　（Ｌ）　
、　（０）　、　（Ｒ）　　はＡｓ単一ドレイン部の工
程断面図、第１図（Ｄ）　、　（Ｇ）　、　（Ｊ）　、
　（Ｍ）　。

（Ｐ）　、　（Ｓ）はＤＤＤ部の工程断面図、第１図（
Ｆ）　、　（Ｈ）　。

（Ｋ）　、　（Ｎ）　、　（Ｑ）　、　（Ｔ）　はＬＤ
Ｄ部の工程断面図である。

前記処理に続いて、第１図（ｃ）〜第１図（Ｅ）に示す
ように、ＬＤＤ部のトランジスタに対して、ホトリソグ
ラフィ技術により、ホトレジスト１５をパターニングす
る。この時、Ａｓ単一ドレイン部とＤＤＤ部はレジスト
１５により、全面を覆われた状態となる。

このホトレジスト１５を第１図（Ｅ）　に示すようにパ
ターニングして、このホトレジスト１５をマスクにして
、リンなどの不純物をイオン注入法により注入すると、
基板１１のソース・ドレイン形成領域中に、ゲート電極
１４ａと隣接する部分に、不純物濃度２〜８×１０１１
１０１１Ｉ程度のｎ−層１６が第１図（Ｅ）に示すよう
に、浅く形成する。

次いで、第１図（）Ｉ）に示すように、２００〜３５０
°Ｃ程度の比較的低温の条件による光ＣＶＤ（化学的気
相成長）法等により、ゲート電極１４ａの周囲を絶縁す
るように、酸化膜１７を２００〜５００人程度形成す変
形この酸化膜１７は第１図（ｌ（）においては、後工程ま
で残るが、第１図（Ｆ）、′ｌＩ４１図（Ｇ）において
は、ホトレジスト１５の除去時にリフトオフされ、同時
に除去が可能である。

この時、第１図（Ｈ）において、円Ａで示される部分の
拡大図を第２図に示す、この第２図において、ホトレジ
スト１５およびゲート電極１４ａの端部においては、酸
化膜１７のステップカバレジが悪くなり、例えば、端部
５０での酸化膜１７の膜厚は５０Å以下程度の薄膜とな
る。

このため、ホトレジスト１５の除去時に、ホトレジスト
１５に接触する酸化膜１７のみが容易に除去可能である
。

次いで、第１図（１）〜第１図（Ｋ）に示すように、ゲ
ート電極１４ａの材料と同一もしくはゲート電極１４ａ
に対して良好な導電性をもつ材料の膜（この実施例では
、ポリシリコン膜１８とする）を全面に形成する。

次いで、第１図（Ｌ）〜第１図（Ｎ）に示すように、こ
のポリシリコン膜１ＢをＲＩＥを用いてエツチングし、
ゲート電極１４ａの側壁に第１図（Ｎ）に示すように、
サイドウオール１９をスペーサとして形成する。

ここで、重要なのは、この第１図（Ｎ）において、トラ
ンジスタのソース・ドレイン形成時の単なる自己整合の
マスクとして働くサイドウオール１９が第１図（Ｌ）、
第１図（Ｍ）では、ゲート電極１４ｂの一部となり、し
かも、ゲート長の拡大に寄与することと、これらの工程
を別個のデバイスで行わずに、同一デバイス内で形成可
能となっていることである。

次いで、第１図（０）〜第１図（Ｑ）に示すように、ホ
トリソグラフ１技術により、ホトレジスト２０をパター
ニングし、ＤＤＤ構造とすべきトランジスタ部のみが第
１図（Ｐ）に示すように露出した状態にした上で、リン
などの不純物をイオン注入法により基板１１に注入する
。

これにより、第１図（Ｐ）に示すように、基板１１のソ
ース・ドレイン形成領域に不純物濃度２〜８×１０Ｉｌ
ｌＣＩ−３程度の低濃度層としてのｎ−層２１を形成す
る。

次に、ホトレジスト２０を除去した後、第１図（Ｒ）〜
第１図（Ｔ）に示すように、ゲート電極１４ａ（第１図
（Ｔ））あるいはゲート電極１４ｂ（第１図（Ｒ）、第
１図（Ｓ））、サイドウオール１９をマスクにして、砒
素などの不純物をイオン注入法により基板１１に注入す
ることにより、基板１１のソース・ドレイン形成領域中
、第１図（Ｒ）、第１図（Ｓ）では、ゲート電極１４ｂ
と隣接する部分に、また、第１図（Ｔ）では、ゲート電
極４ａから離れた所定の部分に不純物濃度１〜５　Ｘ　
１０２０Ｃ１−３程度の高濃度層としてのｎ゛層２２を
形成する。

その後は、図示していないが、中間絶縁膜、配線用金属
パターンおよび保護用絶縁膜を公知の技術により形成し
、各種構造のＭＯＳ−ＰＥＴを完成させる。

なお、この実施例では、半導体基板１１に素子を形成さ
せた場合について例示したが、この半導体基板１１上に
半導体層を形成させて、その半導体層に上記実施例と同
様に素子を形成してもよい。

また、材料、寸法、形状、配置関係、数値的条件または
、その他の条件は、この発明の目的の範囲内で任意好適
な設計の変更および変形を行い得ることは云うまでもな
い。

（発明の効果）以上詳述したように、この発明によれば、ＬＤＤ構造の
サイドウオール材にゲート電極材料と同一またはゲート
電極と導電性を有する材料を使用し、ＬＤＤ構造の場合
は、絶縁膜を中介として単にサイドウオール用スペーサ
とし、Ａｓ単一ドレインあるいはＤＤＤ構造に対しては
ゲート電極と同化して一体のゲート材料として使用でき
るようにしたので、短チャネルでＬＤＤ構造をとらざる
を得ないトランジスタに関してのみＬＤＤ構造を形成し
、比較的長チャネルはゲート長のトランジスタに関して
は、単一ドレインあるいはＤＤＤ構造のトランジスタを
同一デバイス内の任意の個所で選択的に形成できる。

したがって、トランジスタ構造の変化による回路全体の
駆動能力の低下を最小限に抑えることが可能となる。

また、Ａｓ単一ドレインあるいはＤＤＤ構造のトランジ
スタ形成の際には、ゲート長が自動的に拡大するため、
誤ってＬＤＤ構造とすべき短チャネルのトランジスタを
Ａｓ単一ドレインあるいはＤＤＤ構造のトランジスタに
置き換えることが防止できる。

さらに、現在、回路全体のトランジスタをＬＤＤ構造で
形成しているデバイスに対しては、イオンインプランテ
ーション層のマスクを新たに製作するだけで、この発明
の方法を適用可能である。

【図面の簡単な説明】

第１図（Ａ）ないし第１図（Ｔ）はこの発明の半導体装
置の製造方法の一実施例の工程断面図、第２図は第１図
（Ｈ）の円Ａ部の拡大図である。１１・・・基板、１２・・・フィールド酸化膜、Ｉ３・
・・ゲート酸化膜、１４．１８・・・ポリシリコン膜、
１５．２０・・・ホトレジスト、１６．２１・・・ｎ−
層、１７・・・酸化膜、１９・・・サイドウオール、２
２・・・ｎ゛層。

Claims

【特許請求の範囲】（ａ）第１導電型の半導体基板、あるいは半導体層のゲ
ート形成領域上に、ゲート酸化膜およびゲート電極を形
成する行程と、（ｂ）上記ゲート電極をマスクとして、上記半導体基板
あるいは上記半導体層に不純物を注入することにより、
上記ゲート電極と隣接する部分に第２導電型の低濃度層
を浅く形成する工程と、（ｃ）任意のゲート電極表面に選択的に絶縁膜を形成す
る工程と、（ｄ）上記ゲート電極と同一材料、または上記ゲート電
極と導電する材料を用いて、上記ゲート電極の側壁にス
ペーサを形成する工程と、（ｅ）上記ゲート電極および上記スペーサをマスクとし
て、上記第２導電型の低濃度層および高濃度層を形成す
る工程と、よりなる半導体装置の製造方法。