JPH04116831A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04116831A JPH04116831A JP2237684A JP23768490A JPH04116831A JP H04116831 A JPH04116831 A JP H04116831A JP 2237684 A JP2237684 A JP 2237684A JP 23768490 A JP23768490 A JP 23768490A JP H04116831 A JPH04116831 A JP H04116831A
- Authority
- JP
- Japan
- Prior art keywords
- opening part
- solder
- resist
- buffer layer
- barrier metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01255—Changing the shapes of bumps by using masks
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係わるもので、特に、
はんだバンプ方式の半導体装置の製造方法に関するもの
である。
はんだバンプ方式の半導体装置の製造方法に関するもの
である。
本発明は集積回路上に形成されたはんだバンプをマスク
として、バッファ層およびバリアメタル層を自己整合的
にエツチング除去する半導体装置の製造方法において、
エツチング中にはんだが受けるダメージを軽減させるこ
とを目的としてエツチング工程の前にはんだのアニール
工程を追加したものである。
として、バッファ層およびバリアメタル層を自己整合的
にエツチング除去する半導体装置の製造方法において、
エツチング中にはんだが受けるダメージを軽減させるこ
とを目的としてエツチング工程の前にはんだのアニール
工程を追加したものである。
従来より貴金属を主成分としたバンプに関しては、バン
プをマスクとした自己整合的なエツチングも行われてい
る０通常バリアメタルとして用いられるＣｒは不働態化
し易く、腐食性の強いエンチャントが使用されているた
め、Ａｕなどの貴金属を主成分とするバンプでは自己整
合的なエツチングが可能であったが、耐食性に劣るはん
だバンプでは前述の製造方法に関して詳述している報告
は少ない、開示例としては特開平２−７１２７２号公報
が挙げられる程度である。
プをマスクとした自己整合的なエツチングも行われてい
る０通常バリアメタルとして用いられるＣｒは不働態化
し易く、腐食性の強いエンチャントが使用されているた
め、Ａｕなどの貴金属を主成分とするバンプでは自己整
合的なエツチングが可能であったが、耐食性に劣るはん
だバンプでは前述の製造方法に関して詳述している報告
は少ない、開示例としては特開平２−７１２７２号公報
が挙げられる程度である。
フェリシアン系のエッチャントを使用することで、はん
だバンプにダメージを与えずにＣｒを主成分としたバリ
アメタル層のエツチングが可能である。しかし、Ｓｎ
−Ｐｂ系ないし５ｎ−Ｐｂ−Ｂｉ系のはんだで比較的Ｓ
ｎを多く含有する組成のバンプにおいて、実装時に無色
透明〜茶褐色の付着物が若干発生するという１ｌｌｌｌ
を有していた。
だバンプにダメージを与えずにＣｒを主成分としたバリ
アメタル層のエツチングが可能である。しかし、Ｓｎ
−Ｐｂ系ないし５ｎ−Ｐｂ−Ｂｉ系のはんだで比較的Ｓ
ｎを多く含有する組成のバンプにおいて、実装時に無色
透明〜茶褐色の付着物が若干発生するという１ｌｌｌｌ
を有していた。
ＡＥＳ分析およびＦＰＭＡ分析の結果より、この付着物
はＳｎの酸化物ないし水酸化物とフラフクスの混合物で
あることが判明した。
はＳｎの酸化物ないし水酸化物とフラフクスの混合物で
あることが判明した。
上記の課題を解決するために、はんだバンプを形成後、
アニール処理を施してからバッファ層およびバリアメタ
ル層のエツチングを行うようにした。
アニール処理を施してからバッファ層およびバリアメタ
ル層のエツチングを行うようにした。
はんだバンプは一般的にめっき法ないし蒸着法により形
成される。従ってバンプ表面は凹凸が激しく比表面積が
大きい上に、Ｓｎ、 Ｐｂが合金化していないために腐
食され易い、ところがエツチング工程の前にアニール処
理することでＳｏ、 Ｐｂ粒子の凝集・緻密化さらに合
金化の効果によりＳｎの溶出が抑制され、前述の付着物
の生成が防止される。
成される。従ってバンプ表面は凹凸が激しく比表面積が
大きい上に、Ｓｎ、 Ｐｂが合金化していないために腐
食され易い、ところがエツチング工程の前にアニール処
理することでＳｏ、 Ｐｂ粒子の凝集・緻密化さらに合
金化の効果によりＳｎの溶出が抑制され、前述の付着物
の生成が防止される。
本発明によるはんだバンプ形成の実施例を第１図ｆａ）
〜＋ｄｌの断面図に示した。
〜＋ｄｌの断面図に示した。
集積回路基板１上にＭからなるバンド２を形成後、プラ
ズマＣＶＤ法により窒化珪素からなるパンシベーション
膜３で被覆し、フォトリソ工程とドライエツチング法に
より開孔部４を形成すると同図ｔａ＋の構造となる。
ズマＣＶＤ法により窒化珪素からなるパンシベーション
膜３で被覆し、フォトリソ工程とドライエツチング法に
より開孔部４を形成すると同図ｔａ＋の構造となる。
次に、パンシベーシヲン膜３および開孔部４上にＣｒか
らなるバリアメタル層５をスパッタリングにより約１５
００人析出し、続いてＣｕからなるバッファ層６を同じ
くスパッタリングにより約５ｏｏｏ人析出した。はんだ
の融点以上の耐熱性を有するレジスト （実施例ではポ
リイミド系のものを使用）をスピンコータを使用して厚
さ数１０ＪＱＩにコーティングし、フォトリソ工程によ
りバッド２上かつ開孔部４を覆う大きさのレジスト開孔
部７を形成し、その開孔部に選択されるめっき法により
はんだバンプ８を形成すると同図（ｂ）の構造となる。
らなるバリアメタル層５をスパッタリングにより約１５
００人析出し、続いてＣｕからなるバッファ層６を同じ
くスパッタリングにより約５ｏｏｏ人析出した。はんだ
の融点以上の耐熱性を有するレジスト （実施例ではポ
リイミド系のものを使用）をスピンコータを使用して厚
さ数１０ＪＱＩにコーティングし、フォトリソ工程によ
りバッド２上かつ開孔部４を覆う大きさのレジスト開孔
部７を形成し、その開孔部に選択されるめっき法により
はんだバンプ８を形成すると同図（ｂ）の構造となる。
続いて、本発明の特徴とする不活性ガス雰囲気のオープ
ン中（約２５０℃）で３０分間アニール処理を施すこと
によりはんだは軟化・溶融し、同図（Ｃ１に示したよう
な形状になる。
ン中（約２５０℃）で３０分間アニール処理を施すこと
によりはんだは軟化・溶融し、同図（Ｃ１に示したよう
な形状になる。
次に、レジスト剥離し、その後にはんだバンプ８゛をマ
スクとしてＣｕからなるバッファ層６を以下の組成のエ
ッチャントを使用して除去した。
スクとしてＣｕからなるバッファ層６を以下の組成のエ
ッチャントを使用して除去した。
Ｈ□ＳＯ４・・・・・・・ ２５−
ＨｔＯｘ （３０％水溶液）・・・３４〇−ＨｔＯｘ・
・・・・・・・６３５− 次に、Ｃｒからなるバリアメタル層５を以下の組成のエ
ッチャントを使用して除去した。
・・・・・・・６３５− 次に、Ｃｒからなるバリアメタル層５を以下の組成のエ
ッチャントを使用して除去した。
Ｋｓ ［Ｆ ｅ （ＣＮ）＆］ ・・５００ ｇＫＯ
Ｈ・・・・・・・・ ２５０ｇ Ｈ１Ｏ・・・・・・・・・２５００ｇ 以上の製造方法により形成されたはんだバンプの構造を
同図Ｔｄｌに示した。
Ｈ・・・・・・・・ ２５０ｇ Ｈ１Ｏ・・・・・・・・・２５００ｇ 以上の製造方法により形成されたはんだバンプの構造を
同図Ｔｄｌに示した。
本発明の製造方法によって共晶点付近のはんだ組成にお
いてもリフロー時に付着物が生成しなくなった０通常の
はんだバンプではＳｎウィスカーの発生を防止するため
、共晶点よりＳｎクリンチ組成のものは使用されないた
め、必要にして十分な組成領域のはんだバンプの製造が
可能である。
いてもリフロー時に付着物が生成しなくなった０通常の
はんだバンプではＳｎウィスカーの発生を防止するため
、共晶点よりＳｎクリンチ組成のものは使用されないた
め、必要にして十分な組成領域のはんだバンプの製造が
可能である。
本発明により、Ｓｎの含有量が多いはんだ組成において
もリフロー時の付着物発生が防止され、外観不良品が減
少した。また、はんだバンプの表面がつや消し状態にな
るので外観検査時の目の疲労を軽減する等の効果がある
。
もリフロー時の付着物発生が防止され、外観不良品が減
少した。また、はんだバンプの表面がつや消し状態にな
るので外観検査時の目の疲労を軽減する等の効果がある
。
第１図＋ａ＋、 （ｂ）、 （Ｃ１，（ｄｌは本発明に
よるはんだバンプの製造方法を断面図で示したものであ
る。 １・・・集積回路基板 ・パッド ・バ７シベーション膜 ・開孔部 ・バリアメタル層 ・バッファ層 ・レジスト開孔部 ・はんだバンプ ・アニール後のはんだバンプ 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 肋 木発明の製造工種Ｅ示オ断面図 第１図
よるはんだバンプの製造方法を断面図で示したものであ
る。 １・・・集積回路基板 ・パッド ・バ７シベーション膜 ・開孔部 ・バリアメタル層 ・バッファ層 ・レジスト開孔部 ・はんだバンプ ・アニール後のはんだバンプ 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 肋 木発明の製造工種Ｅ示オ断面図 第１図
Claims (1)
- 【特許請求の範囲】 集積回路基板上に形成されるバンプ電極の製造方法に
おいて、 集積回路基板上に存在するパッド上のパッシベーション
膜に開孔部を形成する工程と、 該パッシベーション膜上および開孔部にバリアメタル層
およびバッファ層を順次積層し、耐熱性のレジストを用
いてバッファ層上に開孔部を覆う大きさのはんだバンプ
を形成する工程と、 該はんだバンプを合金化した後にレジスト剥離を行い、
バンプをマスクとしてバッファ層、バリアメタル層をエ
ッチング除去する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237684A JPH04116831A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237684A JPH04116831A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116831A true JPH04116831A (ja) | 1992-04-17 |
Family
ID=17018977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237684A Pending JPH04116831A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116831A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165382A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US7153765B2 (en) * | 2005-03-31 | 2006-12-26 | Intel Corporation | Method of assembling soldered packages utilizing selective solder deposition by self-assembly of nano-sized solder particles |
| JP2008160168A (ja) * | 2008-03-26 | 2008-07-10 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| EP1926144A3 (en) * | 2006-11-24 | 2009-10-07 | Shinko Electric Industries Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-09-06 JP JP2237684A patent/JPH04116831A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165382A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US7153765B2 (en) * | 2005-03-31 | 2006-12-26 | Intel Corporation | Method of assembling soldered packages utilizing selective solder deposition by self-assembly of nano-sized solder particles |
| EP1926144A3 (en) * | 2006-11-24 | 2009-10-07 | Shinko Electric Industries Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7763977B2 (en) | 2006-11-24 | 2010-07-27 | Shinko Electric Industries Co., Ltd. | Semiconductor device and manufacturing method therefor |
| JP2008160168A (ja) * | 2008-03-26 | 2008-07-10 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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