JPH11340265A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11340265A
JPH11340265A JP10141481A JP14148198A JPH11340265A JP H11340265 A JPH11340265 A JP H11340265A JP 10141481 A JP10141481 A JP 10141481A JP 14148198 A JP14148198 A JP 14148198A JP H11340265 A JPH11340265 A JP H11340265A
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film
electrode pad
adhesion layer
semiconductor device
adhesion
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Toshiharu Yanagida
敏治 柳田
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Sony Corp
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Abstract

(57)【要約】 【課題】 本発明は、電極パッドがＡｌ系以外の金属か
らなる場合であっても、その電極パッドとはんだバンプ
との密着強度や電気コンタクト特性の劣化を招くことの
ない、高い信頼性と耐久性をもつ半導体装置及びその製
造方法を提供することを目的とする。 【解決手段】 半導体基板１０の表面層に形成されたＬ
ＳＩのＣｕ配線層１２の外部接続端子としてのＣｕ電極
パッド部１２ａ上には、例えばＡｌ膜やＴｉ膜からなる
密着層２０ａが形成されている。この密着層２０ａ上に
は、例えばＣｒ／Ｃｕ／ＡｕやＴｉ／Ｃｕ／Ａｕの積層
構造からなるＢＬＭ膜２４が形成されている。このＢＬ
Ｍ膜２４上には、Ｐｂ及びＳｎからなるはんだボールバ
ンプ２６が形成されている。そして、密着層２０ａによ
り、Ｃｕ電極パッド部１２ａとＢＬＭ膜２４との間の良
好な密着性を実現している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に電極パッド上にバリアメタル膜を
介してはんだバンプが形成されている半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】電子機器の小型化をより一層進展させる
ためには、部品実装密度を如何に向上させるかが重要な
ポイントとなる。半導体ＩＣ（集積回路）に関しても、
従来のパッケージ実装の代替として、ベアチップを直接
プリント配線基板に実装する高密度実装技術が、例えば
フリップチップ実装をその代表例として、盛んに研究・
開発されている。そして、このフリップチップ実装法に
は、Ａｕ（金）スタッドバンプ法やはんだボールバンプ
法等のいくつかの方法があるが、これらの技術は開発試
作段階のものから製品への実用化が進んでいるものまで
様々である。本出願人は、ＬＳＩ（大規模集積回路）製
造プロセスを応用してウェハレベルではんだボールバン
プを形成するための量産技術を世の中に先駆けて開発
し、関連する多数の特許出願を行うと共に、この技術を
搭載した民生機器、例えば超小型デジタルカムコーダ等
を発売して、次世代のＬＳＩ実装技術をいち早く製品化
している。
【０００３】こうしたはんだボールバンプ形成において
は、ＬＳＩのＡｌ（アルミニウム）系電極パッドとバン
プとの間に、両者の密着性向上や相互拡散防止等を目的
とするバリアメタル膜が使用されている。特に、はんだ
ボールバンプ法の場合には、このバリアメタル膜がバン
プの仕上がり形状を左右することから、通常、ＢＬＭ
（Ball Limitting Metal）膜と呼ばれている。そして、
はんだバンプに使用するＢＬＭ膜の構造としては、Ｃｒ
（クロム）膜／Ｃｕ（銅）膜／Ａｕ膜の３層構造が最も
一般的である。この３層構造のうち、下層のＣｒ膜は、
Ａｌ電極パッドとの良好な密着性を確保するための密着
層として、中間のＣｕ膜は、はんだバンプからのはんだ
の拡散を防止するためのバリア層として、そして上層の
Ａｕ膜は、Ｃｕ膜の酸化を防止するための酸化を防止膜
として、各々主に作用する。
【０００４】以下、このようなＢＬＭ膜を使用した従来
のはんだバンプの製造方法を、図８〜図１２を用いて説
明する。先ず、半導体基板３０表面に形成した例えばフ
リップチップＩＣ（図示せず）の接合部に、例えばＡｌ
又はＡｌ−Ｃｕ合金等からなるＡｌ系電極パッド３２を
形成する。続いて、例えばポリイミド膜やシリコン窒化
膜等からなるパッシベーション膜（表面保護膜）３４を
基体全面に被覆した後、このパッシベーション膜３４に
開口した接続孔を介してＡｌ系電極パッド３２に接続す
るＢＬＭ膜３６を形成する（図８参照）。
【０００５】次いで、基体全面に十分に厚いフォトレジ
スト膜３８を塗布した後、フォトリソグラフィ技術を用
いて、このフォトレジスト膜３８をパターニングする。
こうして、ＢＬＭ膜３６及びその周囲のパッシベーショ
ン膜３４を露出させる大きさの径をもつ開口部４０を形
成する（図９参照）。
【０００６】次いで、例えば蒸着技術を用いて、基体全
面にＰｂ（鉛）及びＳｎ（スズ）からなるはんだ蒸着膜
４２を成膜する。このとき、このはんだ蒸着膜４２は、
開口部４０の縁部におけるフォトレジスト膜３８端部の
大きな段差により、開口部４０内のＢＬＭ膜３６及びそ
の周囲のパッシベーション膜３４上のはんだ蒸着膜４２
ａとフォトレジスト膜３８上のはんだ蒸着膜４２ｂとに
分断される（図１０参照）。
【０００７】次いで、リフトオフ技術を用いて、ウェー
ハをレジスト剥離液に浸した状態で加熱揺動処理を行な
って、フォトレジスト膜３８と共にそのフォトレジスト
膜３８上のはんだ蒸着膜４２ｂを除去する。こうして、
ＢＬＭ膜３６及びその周囲のパッシベーション膜３４を
被覆するはんだ蒸着膜４２ａのみを残存させる（図１１
参照）。
【０００８】次いで、ウェットバック法を用いて、はん
だ蒸着膜４２ａにフラックス塗布を行なった後、加熱処
理によりはんだ蒸着膜４２ａを溶融して、ＢＬＭ膜３６
に接続するはんだボールバンプ４４を最終的に形成す
る。このようにして、半導体基板３０表面に形成したフ
リップチップＩＣの接合部のＡｌ系電極パッド３２上に
ＢＬＭ膜３６を介してはんだボールバンプ４４が形成さ
れている半導体装置を作製する（図１２参照）。
【０００９】
【発明が解決しようとする課題】ところで、従来のＬＳ
Ｉにおいては、配線材料として長い間Ａｌが用いられて
きたが、ＬＳＩの高集積化、超微細化、高速化の進展に
伴い、多層配線における信号遅延や信頼性の低下等の問
題が深刻になってきている。このため、従来のＡｌの代
わりに、Ｃｕ（銅）が次世代ＬＳＩの配線材料として期
待されており、その実用化が近づいている。これは、Ｃ
ｕがＡｌに比べて約４０％程度低抵抗であり（Ａｌの比
抵抗が約２．８μΩｃｍであるのに対して、Ｃｕの比抵
抗は約１．７μΩｃｍである）、かつエレクトロマイグ
レーション耐性に優れていることから、更なる低抵抗化
と信頼性の向上を期待することができるためである。
【００１０】しかしながら、上記従来の電極パッド上に
ＢＬＭ膜を介してはんだボールバンプを形成するプロセ
スはＡｌ系電極パッドを前提に確立したものであるため
に、ＬＳＩの配線を従来のＡｌ系配線からＣｕ配線に変
更した場合、このプロセスをそのままＣｕ電極パッドの
ＬＳＩに適用すると、ＢＬＭ膜とＣｕ電極パツドとの密
着強度が低下して、プリント配線基板への半導体チップ
実装時にはんだボールバンブが半導体チップから欠落し
たり、温度サイクルや高温負荷を加えた際に電極パッド
とはんだボールバンブとの電気的コンタクト特性に不良
が生じ易くなる等、デバイス信頼性に悪影響の及ぶこと
が懸念される。このため、Ｃｕ配線を採用する次世代の
ＬＳＩに対して、高い信頼性を有するはんだボールバン
ブを安定に形成ずるための製造プロセスを確立すること
が切望されている。
【００１１】そこで本発明は、上記要望に応えてなされ
たものであり、電極パッドがＡｌ以外の金属からなる場
合であっても、その電極パッドとはんだバンプとの密着
強度や電気コンタクト特性の劣化を招くことのない、高
い信頼性と耐久性をもつ半導体装置及びその製造方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項１に係る半導体装置は、電極パッド上
にバリアメタル膜を介してはんだバンプが形成されてい
る半導体装置であって、電極パッドとバリアメタル膜と
の間に、両者の密着性を強化するための密着層が設けら
れていることを特徴とする。ここで、電極パッドとして
は、Ｃｕ又はＣｕを含有する合金からなるもの（以下、
両者を合わせて「Ｃｕ系電極パッド」という）を用いる
ことが好適である。そして、その場合には、Ｃｕ系電極
パッドとバリアメタル膜との密着層として、Ａｌ、Ｔｉ
（チタン）、Ｃｒ、Ｃｏ（コバルト）、Ｎｉ（ニッケ
ル）、Ｍｏ（モリブデン）、Ａｇ（銀）、Ｔａ（タンタ
ル）、Ｗ（タングステン）、及びＡｕから選ばれる少な
くとも１種類の金属又はこの金属を含有する合金を材料
とすることが望ましい。
【００１３】このように、請求項１に係る半導体装置に
おいては、電極パッドとバリアメタル膜との間に、両者
の密着性を強化するための密着層が設けられていること
により、電極パッドが従来のＡｌ系電極パッドから例え
ばＣｕ系電極パッドに変わった場合であっても、このＣ
ｕ系電極パッドとはんだバンプとの密着強度の劣化や電
気コンタクト特性の不良が発生することは防止される。
即ち、この密着層は、Ｃｕ系配線を採用する次世代の高
速ＬＳＩに対応して、従来から電極パッドとはんだバン
プとの密着性の向上等を目的としているバリアメタル膜
の機能を強化するものである。
【００１４】従って、Ｃｕ系配線層を採用した次世代の
高速ＬＳＩに対応したはんだバンプの形成が可能とな
り、従来のバリアメタル膜に密着層が加わってバリアメ
タル機能が強化されるため、はんだ成膜後に種々の熱処
理が加えられた場合であっても、はんだの熱拡散が効果
的に防止され、仕上がり後のはんだバンプとＣｕ系電極
パッドとの良好な電気コンタクトが得られると共に、両
者の密着強度が増大し、フリップチップ実装後の製品デ
バイスの信頼性及び耐久性の向上が実現される。即ち、
Ｃｕ配線を採用する次世代の高速ＬＳＩチップがフリッ
プチップ実装された製品デバイスにおける良好な電気コ
ンタクト特性、信頼性、及び耐久性の向上が実現され
る。
【００１５】また、請求項４に係る半導体装置の製造方
法は、電極パッド上にバリアメタル膜を介してはんだバ
ンプを形成する半導体装置の製造方法であって、電極パ
ッドを覆っているパッシベーション膜上に所定の形状に
パターニングされたレジスト膜を形成した後、このレジ
スト膜をマスクとしてパッシベーション膜を選択的にエ
ッチングして電極パッドを露出する第１の工程と、基体
全面に密着層を形成した後、リフトオフ法を用いてレジ
スト膜上の密着層をレジスト膜と共に除去し、電極パッ
ド上のみに密着層を残存させる第２の工程と、電極パッ
ド上の密着層上にバリアメタル膜を介してはんだバンプ
を形成する第３の工程とを有することを特徴とする。こ
こで、基体全面に密着層を形成する際には、スパッタリ
ング法、電解めっき法、又はＣＶＤ（Chemical Vapor D
eposition ：化学的気相成長）法を用いることが好適で
ある。
【００１６】このように請求項４に係る半導体装置の製
造方法においては、所定の形状にパターニングされたレ
ジスト膜をマスクとしてパッシベーション膜を選択的に
エッチングして電極パッドを露出した後、このレジスト
膜を今度はリフトオフに用いて、基体全面に形成した密
着層のうち、レジスト膜上の不要な密着層をレジスト膜
と共に除去し、電極パッド上のみに密着層を残存させて
いる。即ち、所定の形状にパターニングされたレジスト
膜をエッチングマスク用とリフトオフ用とに兼用してい
る。このため、電極パッド上のみに密着層を形成するた
めのレジスト膜の形成やパターニングを行うリソグラフ
ィ工程を必要としないことから、プロセス工程数を増や
すことなく、パッシベーション膜の選択的エッチングに
よって露出した電極パッド全面に自己整合的に効率よく
密着層が形成される。
【００１７】従って、電極パッドがＣｕ系電極パッドの
場合であっても、このＣｕ系電極パッド全面に自己整合
的に効率よく密着層が形成されることから、この密着層
を介するＣｕ系電極パッドとバリアメタル膜との密着性
が強化され、Ｃｕ系電極パッドとはんだバンプとの密着
強度の劣化や電気コンタクト特性の不良の発生が防止さ
れる。このために、Ｃｕ配線を採用する次世代の高速Ｌ
ＳＩチップがフリップチップ実装された製品デバイスに
おける良好な電気コンタクト特性、信頼性、及び耐久性
の向上が実現される。
【００１８】なお、ここでは、次世代の高速ＬＳＩの配
線材料としてＣｕ系配線を採用する場合を想定して述べ
たが、Ｃｕ以外の金属を配線材料として採用した場合で
あっても、その新たな配線材料に対応させ、電極パッド
とバリアメタル膜との密着性を強化するための密着層の
材料を選択することにより、将来の広い世代のＬＳＩに
対応することが可能になる。
【００１９】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は本発明の一実施
の形態に係る半導体装置を示す断面図、図２〜図７はそ
れぞれ図１の半導体装置の製造方法を説明するための工
程断面である。図１に示されるように、半導体基板１０
の表面層に形成されたＬＳＩ（図示せず）はＣｕ配線層
１２によって多層配線されており、これら全体が例えば
パッシベーション膜としてのシリコン窒化膜１４によっ
て覆われている。但し、Ｃｕ配線層１２の外部接続端子
としてのＣｕ電極パッド部１２ａ上のシリコン窒化膜１
４は選択的に除去されており、このＣｕ電極パッド部１
２ａ上には、例えばＡｌ膜やＴｉ膜からなる密着層２０
ａが形成されている。
【００２０】また、この密着層２０ａ及びシリコン窒化
膜１４は、例えばパッシベーション膜としてのポリイミ
ド膜２２によって更に覆われているが、密着層２０ａ上
の一部のポリイミド膜２２は選択的に除去されており、
この密着層２０ａ上には、例えばＣｒ／Ｃｕ／Ａｕの積
層構造やＴｉ／Ｃｕ／Ａｕの積層構造からなるＢＬＭ膜
２４が形成されている。そして、このＢＬＭ膜２４上に
は、Ｐｂ及びＳｎからなるはんだボールバンプ２６が形
成されている。
【００２１】次に、図１の半導体装置の製造方法を、図
２〜図７を用いて説明する。先ず、半導体基板１０の表
面層にＬＳＩ（図示せず）を形成し、更にＣｕ配線層１
２を用いて多層配線を行った後、基体全面に例えばパッ
シベーション膜としてのシリコン窒化膜１４を形成す
る。
【００２２】続いて、このシリコン窒化膜１４上にレジ
スト膜１６を塗布した後、フォトリソグラフィ技術を用
いて所定の形状にパターニングして、Ｃｕ配線層１２の
外部接続端子としてのＣｕ電極パッド部１２ａ上方のレ
ジスト膜１６にパッド開口部１８を形成する（図２参
照）。
【００２３】次いで、この半導体基板１０をマグネトロ
ンＲＩＥ（Reactive Ion Etching）装置にセットし、パ
ッド開口部１８を有するレジスト膜１６をマスクとし
て、シリコン窒化膜１４を選択的にドライエッチングす
る。こうして、パッド開口部１８内にＣｕ電極パッド部
１２ａ表面を露出させる（図３参照）。
【００２４】次いで、この半導体基板１０をスパッタ装
置にセットし、ＲＦ（高周波）プラズマによる成膜前処
理を行った後、例えばＡｌ膜やＴｉ膜からなる密着層を
基体全面にスパッタ成膜する。こうして、パッド開口部
１８内の露出したＣｕ電極パッド部１２ａ上に密着層２
０ａを形成すると共に、レジスト膜１６上にも本来不要
な密着層２０ｂが形成される。このとき、これらの密着
層２０ａ、２０ｂは、パッド開口部１８の縁部における
レジスト膜１６とシリコン窒化膜１４とを合わせた膜厚
分の段差によって分断されている（図４参照）。
【００２５】次いで、この半導体基板１０をレジスト剥
離液に浸して加熱揺動処理を行い、レジスト膜１６を剥
離除去する。このとき、レジスト膜１６の剥離除去と同
時に、このレジスト膜１６上の不要な密着層２０ｂもリ
フトオフされる。こうして、パッド開口部１８内のＣｕ
電極パッド部１２ａ上のみに密着層２０ａが残存する
（図５参照）。
【００２６】次いで、基体全面に例えばパッシベーショ
ン膜としてのポリイミド膜２２を形成した後、密着層２
０ａ上のポリイミド膜２２を選択的にエッチング除去し
て、密着層２０ａを露出させる開口部を形成する。
【００２７】続いて、従来の製造工程の場合と同様にし
て、例えばリフトオフ法及びスパッタリング法を用い
て、この開口部を介して密着層２０ａに接続するＢＬＭ
膜２４を形成する。但し、このとき、リフトオフ法及び
スパッタリング法の代わりに、例えばスパッタリング法
及びエッチング法を用いてもよい（図６参照）。
【００２８】次いで、上記図８〜図１２に示した従来の
製造工程の場合と同様にして、リフトオフ法及び真空蒸
着法を用いて、ＢＬＭ膜２４及びその周囲のポリイミド
膜２２のみを被覆する高融点はんだ蒸着膜（Ｐｂ：Ｓｎ
＝９７：３）を形成した後、ウェットバック法を用い
て、この高融点はんだ蒸着膜に対するフラックス塗布と
加熱溶融処理を行い、ＢＬＭ膜２４に接続するＰｂ及び
Ｓｎからなるはんだボールバンプ２６を形成する。但
し、このとき、リフトオフ法及び真空蒸着法の代わり
に、例えば電解メッキ法、印刷法等を用いてもよい。
【００２９】このようにして、半導体基板１０の表面層
に形成されたＬＳＩ（図示せず）のＣｕ配線層１２の外
部接続端子としてのＣｕ電極パッド部１２ａ上に密着層
２０ａを介してＢＬＭ膜２４が形成され、更にこのＢＬ
Ｍ膜２４上にはんだボールバンプ２６が形成されている
半導体装置を作製する（図７参照）。
【００３０】
【実施例】以下、上記の本発明の一実施の形態における
シリコン窒化膜１４のエッチング条件、密着層２０ａ、
２０ｂの成膜条件、及びＢＬＭ膜２４の成膜条件につい
て具体的に説明する。
【００３１】（第１の実施例）シリコン窒化膜１４のレ
ジスト膜１６をマスクとする選択的なエッチングは、マ
グネトロンＲＩＥ装置を用いて、以下の条件において行
った。 反応ガス流量：Ｃ4 Ｆ8 ／ＣＯ＝１０／９０ｓｃｃｍ 圧力：２．０Ｐａ ＲＦパワー：２．２Ｗ／ｃｍ2 磁場強度：１５０Ｇａｕｓｓ
【００３２】また、密着層２０ａ、２０ｂにはＡｌ膜を
用い、このＡｌ膜の成膜は、通常のスパッタ装置を用い
て、以下の条件において行った。 ＤＣ電力：４．０ｋＷ 雰囲気ガス流量：Ａｒ＝１００ｓｃｃｍ 圧力：０．５Ｐａ ウェーハステージ温度：室温 Ａｌ密着層の厚さ：０．１μｍ
【００３３】また、ＢＬＭ膜２４にはＣｒ／Ｃｕ／Ａｕ
の積層構造を用い、各膜の成膜は、通常のスパッタ装置
を用いて、以下の条件において行った。
【００３４】（１）Ｃｒ膜の成膜条件 ＤＣ電力：３．０ｋＷ 雰囲気ガス流量：Ａｒ＝７５ｓｃｃｍ 圧力：１．０Ｐａ ウェーハステージ温度：５０℃ Ｃｒ膜の厚さ：０．１μｍ
【００３５】（２）Ｃｕ膜の成膜条件 ＤＣ出力：９．０ｋＷ 雰囲気ガス流量：Ａｒ＝１００ｓｃｃｍ 圧力：１．０Ｐａ ウェーハステージ温度：５０℃ Ｃｕ膜の厚さ：１．０μｍ
【００３６】（３）Ａｕ膜の成膜条件 ＤＣ電力：３．０ｋＷ 雰囲気ガス流量：Ａｒ＝７５ｓｃｃｍ 圧力：１．５Ｐａ ウェーハステージ温度：５０℃ Ａｕ膜の厚さ：０．１μｍ
【００３７】（第２の実施例）シリコン窒化膜１４のレ
ジスト膜１６をマスクとする選択的なエッチングは、マ
グネトロンＲＩＥ装置を用いて、以下の条件において行
った。 反応ガス流量：Ｃ4 Ｆ8 ／ＣＯ＝１０／９０ｓｃｃｍ 圧力：２．０Ｐａ ＲＦパワー：２．２Ｗ／ｃｍ2 磁場強度：１５０Ｇａｕｓｓ
【００３８】また、密着層２０ａ、２０ｂにはＴｉ膜を
用い、このＴｉ膜の成膜は、通常のスパッタ装置を用い
て、以下の条件において行った。 ＤＣ電力：５．０ｋＷ 雰囲気ガス流量：Ａｒ＝１００ｓｃｃｍ 圧力：０．５Ｐａ ウェーハステージ温度：室温 Ｔｉ密着層の厚さ：０．１μｍ
【００３９】また、ＢＬＭ膜２４にはＴｉ／Ｃｕ／Ａｕ
の積層構造を用い、各膜の成膜は、通常のスパッタ装置
を用いて、以下の条件において行った。
【００４０】（１）Ｔｉ膜の成膜条件 ＤＣ電力：４．０ｋＷ 雰囲気ガス流量：Ａｒ＝７５ｓｃｃｍ 圧力：１．０Ｐａ ウェーハステージ温度：５０℃ Ｔｉ膜の厚さ：０．０５μｍ
【００４１】（２）Ｃｕ膜の成膜条件 ＤＣ電力：９．０ｋＷ 雰囲気ガス流量：Ａｒ＝１００ｓｃｃｍ 圧力：１．０Ｐａ ウェーハステージ温度：５０℃ Ｃｕ膜の厚さ：１．０μｍ
【００４２】（３）Ａｕ膜の成膜条件 ＤＣ電力：３．０ｋＷ 雰囲気ガス流量：Ａｒ＝７５ｓｃｃｍ 圧力：１．５Ｐａ ウェーハステージ温度：５０℃ Ａｕ膜の厚さ：０．１μｍ
【００４３】以上のように、本実施の形態によれば、Ｃ
ｕ配線層１２の外部接続端子としてのＣｕ電極パッド部
１２ａと例えばＣｒ／Ｃｕ／ＡｕやＴｉ／Ｃｕ／Ａｕの
積層構造からなるＢＬＭ膜２４との間に、例えばＡｌ膜
やＴｉ膜からなる密着層２０ａが形成されていることに
より、Ｃｕ電極パッド部１２ａとＢＬＭ膜２４との間の
良好な密着性が実現されることから、ＬＳＩの配線層の
材質を従来のＡｌからＣｕに変更した場合であっても、
この変更に伴ってＣｕ電極パッド部１２ａとＢＬＭ膜２
４との密着強度が低下することを防止することができ
る。このため、プリント配線基板への半導体チップ実装
時にはんだボールバンプ２６が半導体チップから欠落し
たり、温度サイクルや高温負荷を加えた際にＣｕ電極パ
ッド部１２ａとはんだボールバンブ２６との電気的コン
タクト特性に不良が生じ易くなる等、デバイス信頼性が
劣化することを防止することができる。
【００４４】従って、Ｃｕ配線層１２を採用する次世代
の高速ＬＳＩに対応したはんだボールバンプ２６の形成
が可能となり、更にＢＬＭ膜２４に密着層２０ａが加わ
ってバリアメタル機能が強化されるため、過酷な条件下
における熱サイクル試験や高温放置試験を施した場合で
あっても、Ｃｕ電極パッド部１２ａとはんだボールバン
ブ２６との密着強度や電気コンタクト特性の劣化を招く
ことが抑制され、フリップチップ実装後の最終的な製品
デバイスの信頼性及び耐久性を大幅に改善することがで
きる。
【００４５】しかも、パッド開口部１８を有するレジス
ト膜１６をマスクとしてシリコン窒化膜１４を選択的に
ドライエッチングし、Ｃｕ電極パッド部１２ａ表面を露
出させた後、このレジスト膜１６を今度はリフトオフに
用いて、基体全面に形成した例えばＡｌ膜やＴｉ膜から
なる密着層２０ａ、２０ｂのうち、レジスト膜１６上の
密着層２０ｂをレジスト膜１６と共に除去し、Ｃｕ電極
パッド部１２ａ上のみに密着層２０ａを残存させること
により、即ちレジスト膜１６をエッチングマスク用とリ
フトオフ用とに兼用することにより、Ｃｕ電極パッド部
１２ａ上のみに密着層２０ａを形成するためのレジスト
膜の形成及びパターニングを行うリソグラフィ工程を必
要としないため、プロセス工程数を増やすことなく、シ
リコン窒化膜１４の選択的エッチングによって露出した
Ｃｕ電極パッド部１２ａ全面に自己整合的に効率よく密
着層２０ａを形成することができる。
【００４６】このようにして、Ｃｕ電極パッド部１２ａ
とＢＬＭ膜２４との間に密着層２０ａが形成されること
により、Ｃｕ電極パッド部１２ａとはんだボールバンプ
２６との密着性の向や相互拡散の防止等を目的とする従
来からのＢＬＭ膜２４の作用と相俟って、Ｃｕ配線層１
２を採用する次世代の高速ＬＳＩチップがフリップチッ
プ実装された製品デバイスにおける良好な電気コンタク
ト特性、信頼性、及び耐久性の向上を実現することがで
きる。
【００４７】なお、上記実施の形態においては、２種類
の実施例に例示したように、Ｃｕ電極パッド部１２ａに
対して、密着層２０ａがＡｌ膜からなり、かつＢＬＭ膜
２４がＣｒ／Ｃｕ／Ａｕの積層構造からなる場合（第１
の実施例）と、密着層２０ａがＴｉ膜からなり、かつＢ
ＬＭ膜２４がＴｉ／Ｃｕ／Ａｕの積層構造からなる場合
（第２の実施例）について説明したが、本発明はこれら
の組み合わせに限定されるものではない。例えば密着層
２０ａとしてはＡｌ膜やＴｉ膜の他に、Ｃｒ膜、Ｃｏ
膜、Ｎｉ膜、Ｍｏ膜、Ａｇ膜、Ｔａ膜、Ｗ膜、及びＡｕ
膜などが考えられる。即ち、Ｃｕ電極パッド部１２ａ及
びＢＬＭ膜２４の両者に対して良好な密着性を確保する
ことが可能な金属膜であればよい。
【００４８】また、上記実施の形態においては、Ｃｕ電
極パッド部１２ａ、即ちＣｕ配線層１２を用いる場合に
ついて説明したが、このＬＳＩの配線材料はＣｕに限定
されるものではなく、Ｃｕを含有する合金からなるもの
であってもよい。即ち、広くＣｕ系配線層を用いる場合
にも、本発明を適用することが可能である。
【００４９】更に、こうしたＣｕ系配線にも限定され
ず、Ｃｕ系以外の金属を配線材料として採用した場合で
あっても、本発明を適用することが可能である。この場
合、その新たな配線材料に対応させ、電極パッドとバリ
アメタル膜との密着性を強化するための密着層の材料を
適切に選択することにより、将来の広い世代のＬＳＩに
対応することが可能になる。また、密着層２０ａ、２０
ｂを形成する際に、スパッタリング法を用いた場合を例
示したが、この方法以外にも電解メッキ法やＣＶＤ法等
を好ましく用いることができる。
【００５０】その他、本実施の形態に示した半導体装置
の構造やその製造ブロセスにおける各種の処理条件等
は、本発明の主旨を逸脱しない範囲で適宜選択可能であ
ることは言うまでもない。
【００５１】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、電極パッドとバリアメタル膜との間に密
着層が設けられていることにより、電極パッドが従来の
Ａｌ系電極パッドから例えばＣｕ系電極パッドに変わっ
た場合であっても、従来のバリアメタル膜に密着層が加
わってバリアメタル機能が強化されるため、このＣｕ系
電極パッドとはんだバンプとの密着強度の劣化や電気コ
ンタクト特性の不良が発生することを防止することがで
きる。従って、Ｃｕ配線を採用する次世代の高速ＬＳＩ
チップがフリップチップ実装された製品デバイスにおけ
る良好な電気コンタクト特性、信頼性、及び耐久性の向
上を実現することができる。
【００５２】また、請求項４に係る半導体装置の製造方
法によれば、所定の形状にパターニングされたレジスト
膜をマスクとしてパッシベーション膜を選択的にエッチ
ングして電極パッドを露出した後、基体全面に形成した
密着層のうちレジスト膜上の密着層をレジスト膜と共に
除去し、電極パッド上のみに密着層を残存させることに
より、即ちレジスト膜をエッチングマスク用とリフトオ
フ用とに兼用することにより、プロセス工程数を増やす
ことなく、電極パッド全面に自己整合的に効率よく密着
層を形成することができる。従って、電極パッドが例え
ばＣｕ系電極パッドの場合であっても、このＣｕ系電極
パッド全面に自己整合的に効率よく密着層が形成される
ことから、この密着層を介してのＣｕ系電極パッドとバ
リアメタル膜との密着性が強化され、Ｃｕ系電極パッド
とはんだバンプとの密着強度の劣化や電気コンタクト特
性の不良の発生が防止されるために、Ｃｕ配線を採用す
る次世代の高速ＬＳＩチップがフリップチップ実装され
た製品デバイスにおける良好な電気コンタクト特性、信
頼性、及び耐久性の向上を実現することができる。な
お、Ｃｕ系配線に限らず、ＬＳＩの配線材料層が変わっ
ても、それに対応した最適な密着層の材料を選択するこ
とにより、将来の広い世代に渡るＬＳＩに対応した汎用
性の高い半導体装置を作製することが可能になる。
【００５３】このようにして、本発明に係る半導体装置
及びその製造方法は、微細なデザインルールに基づいて
設計され、高集積度、高性能、高信頼性が要求される半
導体装置を実現する上で、極めて有効である。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置であっ
て、ＬＳＩのＣｕ電極パッド部上に密着層を介してＢＬ
Ｍ膜が形成され、更にこのＢＬＭ膜上にはんだボールバ
ンプが形成されている半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法を説明するた
めの工程断面図（その１）であって、パッシベーション
膜としてのシリコン窒化膜上にパッド開口部を有するレ
ジスト膜が形成された状態を示すものである。
【図３】図１に示す半導体装置の製造方法を説明するた
めの工程断面図（その２）であって、シリコン窒化膜の
選択的なドライエッチングによってＣｕ電極パッド部表
面が露出された状態を示すものである。
【図４】図１に示す半導体装置の製造方法を説明するた
めの工程断面図（その３）であって、密着層がパッド開
口部内のＣｕ電極パッド部上とレジスト膜上とにそれぞ
れ分断されて形成される状態を示すものである。
【図５】図１に示す半導体装置の製造方法を説明するた
めの工程断面図（その４）であって、リフトオフによ
り、レジスト膜の剥離除去と同時にこのレジスト膜上の
不要な密着層を除去して、パッド開口部内のＣｕ電極パ
ッド部上のみに密着層が残存する状態を示すものであ
る。
【図６】図１に示す半導体装置の製造方法を説明するた
めの工程断面図（その５）であって、パッシベーション
膜としてのポリイミド膜に形成された開口部を介して密
着層接続するＢＬＭ膜を形成する状態を示すものであ
る。
【図７】図１に示す半導体装置の製造方法を説明するた
めの工程断面図（その６）であって、ＢＬＭ膜上にはん
だボールバンプを形成するする状態を示すものである。
【図８】従来のはんだバンプの製造方法を説明するため
の工程断面図であって、半導体基板上のパッシベーショ
ン膜に開口した接続孔を介してＡｌ系電極パッドに接続
するＢＬＭ膜が形成された状態を示すものである。
【図９】従来のはんだバンプの製造方法を説明するため
の工程断面図であって、十分に厚いフォトレジスト膜に
Ａｌ系電極パッド及びその周囲のパッシベーション膜を
露出させる開口部が形成された状態を示すものである。
【図１０】従来のはんだバンプの製造方法を説明するた
めの工程断面図であって、開口部内のＢＬＭ膜及びその
周囲のパッシベーション膜上とフォトレジスト膜上とに
分断されてはんだ蒸着膜が形成された状態を示すもので
ある。
【図１１】従来のはんだバンプの製造方法を説明するた
めの工程断面図であって、リフトオフ技術により、ＢＬ
Ｍ膜を含めて開口部内の底面を被覆するはんだ蒸着膜が
形成された状態を示すものである。
【図１２】従来のはんだバンプの製造方法を説明するた
めの工程断面図であって、ウェットバック法を用いたは
んだ蒸着膜の加熱溶融により、Ａｌ系電極パッド上にＢ
ＬＭ膜を介してはんだボールバンプが形成された状態を
示すものである。
【符号の説明】
１０…半導体基板、１２…Ｃｕ配線層、１２ａ…Ｃｕ電
極パッド部、１４…シリコン窒化膜、１６…レジスト
膜、１８…パッド開口部、２０ａ、２０ｂ…密着層、２
２…ポリイミド膜、２４…ＢＬＭ膜、２６…はんだボー
ルバンプ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電極パッド上にバリアメタル膜を介して
    はんだバンプが形成されている半導体装置であって、 前記電極パッドと前記バリアメタル膜との間に、両者の
    密着性を強化するための密着層が設けられていることを
    特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記電極パッドが、Ｃｕ又はＣｕを含有する合金からな
    ることを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 前記密着層が、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｍｏ、
    Ａｇ、Ｔａ、Ｗ、及びＡｕから選ばれる少なくとも１種
    類の金属、又は前記金属を含有する合金からなることを
    特徴とする半導体装置。
  4. 【請求項４】 電極パッド上にバリアメタル膜を介して
    はんだバンプを形成する半導体装置の製造方法であっ
    て、 前記電極パッドを覆っているパッシベーション膜上に、
    所定の形状にパターニングされたレジスト膜を形成した
    後、前記レジスト膜をマスクとして前記パッシベーショ
    ン膜を選択的にエッチングして、前記電極パッドを露出
    する第１の工程と、 基体全面に密着層を形成した後、リフトオフ法を用い
    て、前記レジスト膜上の前記密着層を前記レジスト膜と
    共に除去し、前記電極パッド上のみに前記密着層を残存
    させる第２の工程と、 前記電極パッド上の前記密着層上に、バリアメタル膜を
    介してはんだバンプを形成する第３の工程と、 を有することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体装置の製造方法に
    おいて、 前記第２の工程において基体全面に密着層を形成する際
    に、スパッタリング法、化学的気相成長法、又は電解め
    っき法を用いることを特徴とする半導体装置の製造方
    法。
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