JPH04116851A - 半導体集積回路素子 - Google Patents
半導体集積回路素子Info
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- JPH04116851A JPH04116851A JP2236433A JP23643390A JPH04116851A JP H04116851 A JPH04116851 A JP H04116851A JP 2236433 A JP2236433 A JP 2236433A JP 23643390 A JP23643390 A JP 23643390A JP H04116851 A JPH04116851 A JP H04116851A
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- JP
- Japan
- Prior art keywords
- cell
- buffer device
- wiring
- layer
- semiconductor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は多層配線を施した半導体集積回路素子に係わり
、特に、チップサイズ（Ｃｈｉ−ｐ ５ｉｚｅ）を縮
小するのに好適するものである。
、特に、チップサイズ（Ｃｈｉ−ｐ ５ｉｚｅ）を縮
小するのに好適するものである。
（従来の技術）
半導体素子の集積度は最近益々向上しており、いわゆる
ゲートアレイ（Ｇａ ｔ ｅ Ａｒ ｒａｙ）におい
ても同様な傾向にある。このような集積度の向上を達成
するのには素子構造の設計変更に加えて、いわゆるシュ
リンク（Ｓｈｒｉｎｋ）方式により半導体チップ（Ｃｈ
ｉ ｐ）サイズ（ＳＬ−ｚｅ）を実質的に縮小するこ
とにより集積度を増大し、かつコストダウン（Ｃｏ ｓ
ｔ Ｄｏｗｎ）する方式も一般的な手法として多用
されている。
ゲートアレイ（Ｇａ ｔ ｅ Ａｒ ｒａｙ）におい
ても同様な傾向にある。このような集積度の向上を達成
するのには素子構造の設計変更に加えて、いわゆるシュ
リンク（Ｓｈｒｉｎｋ）方式により半導体チップ（Ｃｈ
ｉ ｐ）サイズ（ＳＬ−ｚｅ）を実質的に縮小するこ
とにより集積度を増大し、かつコストダウン（Ｃｏ ｓ
ｔ Ｄｏｗｎ）する方式も一般的な手法として多用
されている。
ところで、半導体集積回路素子には所定の不純物を導入
・拡散することによって能動素子、受動素子または抵抗
などの回路成分から成る群から選定した複数種が造り込
まれており、これらの構成部品と電気的に接続した配線
層の外に外部機器との接続用として不可欠なポンディン
グパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）が形成される。
・拡散することによって能動素子、受動素子または抵抗
などの回路成分から成る群から選定した複数種が造り込
まれており、これらの構成部品と電気的に接続した配線
層の外に外部機器との接続用として不可欠なポンディン
グパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）が形成される。
一方、いわゆるゲートアレイにあっても当然集積度の増
大が求められているが、−殻内な構造を第１図を参照し
て説明する。即ち、１ｃｍ四方前後のシリコン（ＳｉＱ
ｉｃｏｎ）半導体チップ１の中央部分には複数個のベー
シックセル（Ｂａｓｉ−ｃ ＣｅＱＱ図示せず）を配
置する。これは４トランジスタを縦方向と横方向に繰返
しアレイ状に整列配置して構成するものである。
大が求められているが、−殻内な構造を第１図を参照し
て説明する。即ち、１ｃｍ四方前後のシリコン（ＳｉＱ
ｉｃｏｎ）半導体チップ１の中央部分には複数個のベー
シックセル（Ｂａｓｉ−ｃ ＣｅＱＱ図示せず）を配
置する。これは４トランジスタを縦方向と横方向に繰返
しアレイ状に整列配置して構成するものである。
その外側の半導体チップ１部分にはＩ１０バッファ（Ｂ
ｕｆｆｅｒ）デバイスセル（Ｄｅｖｉ−ｃｅ ＣｅＱ
Ｑ）２・・・が形成されている。更にこの外縁と半導体
チップの周縁間の距離は１２０μｍ〜１５０μｍであり
、この半導体チップ部′分に１２０μｍ〜１００μｍの
ピッチ（Ｐｉｔｃｈ）でポンディングパッド（Ｂｏｎｄ
ｉｎｇ Ｐａｄ）３・・・を整列状態に形成してセル
群と電気的に接続している。なおセル領域を囲むＩ１０
バッファデバイスセル２の四隅Ａ・・・にはテスト（Ｔ
ｅｓｔ）用発振器（図示せず）が設置されており、機種
によってはダイシングライン（ＤｉｃｉｎｇＬ−ｉｎｅ
）付近に設置するフォトリソグラフィ（Ｐｈｏｔｏ
Ｌｉｔｈｏｇｒａｐｈｙ）工程で利用する合せマーク（
Ｍａｒｋ）も形成されている。
ｕｆｆｅｒ）デバイスセル（Ｄｅｖｉ−ｃｅ ＣｅＱ
Ｑ）２・・・が形成されている。更にこの外縁と半導体
チップの周縁間の距離は１２０μｍ〜１５０μｍであり
、この半導体チップ部′分に１２０μｍ〜１００μｍの
ピッチ（Ｐｉｔｃｈ）でポンディングパッド（Ｂｏｎｄ
ｉｎｇ Ｐａｄ）３・・・を整列状態に形成してセル
群と電気的に接続している。なおセル領域を囲むＩ１０
バッファデバイスセル２の四隅Ａ・・・にはテスト（Ｔ
ｅｓｔ）用発振器（図示せず）が設置されており、機種
によってはダイシングライン（ＤｉｃｉｎｇＬ−ｉｎｅ
）付近に設置するフォトリソグラフィ（Ｐｈｏｔｏ
Ｌｉｔｈｏｇｒａｐｈｙ）工程で利用する合せマーク（
Ｍａｒｋ）も形成されている。
ところで、半導体集積回路素子とりわけゲートアレイ用
のセルライブラリィベース（ＣｅＱ−Ｑ Ｌｉｂｒａ
ｒｙ Ｂａ５ｅ）のレイアウト（Ｌａｙｏｕｔ）設計
はＬＳＩ （Ｌａｒｇ−ｅ ５ｃａＱｅ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉ −ｒｃｕｉｔ）設計のなかで
最も重要な設計工程であり、ＬＳＩ７スクパターン（Ｍ
ａｓ＊ｋ）を設計する作業である。論理設計により得ら
れた接続情報と、回路設計により準備された論理セルラ
イブラリーを用いて、論理ゲートの配置・配線を行い、
製造条件による制約に従いながら、チップ面積を可能な
限り小さくすることが要求され、ＬＳＩの使命を制する
作業である。
のセルライブラリィベース（ＣｅＱ−Ｑ Ｌｉｂｒａ
ｒｙ Ｂａ５ｅ）のレイアウト（Ｌａｙｏｕｔ）設計
はＬＳＩ （Ｌａｒｇ−ｅ ５ｃａＱｅ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉ −ｒｃｕｉｔ）設計のなかで
最も重要な設計工程であり、ＬＳＩ７スクパターン（Ｍ
ａｓ＊ｋ）を設計する作業である。論理設計により得ら
れた接続情報と、回路設計により準備された論理セルラ
イブラリーを用いて、論理ゲートの配置・配線を行い、
製造条件による制約に従いながら、チップ面積を可能な
限り小さくすることが要求され、ＬＳＩの使命を制する
作業である。
前記セルライブラリィベースのレイアウト設計では２層
、３層の両配線手法により共通のセルライブラリィを用
いるのが一般的である。これはチップ周辺のセルについ
ても例外でなく、配線手法によらずＩ１０バッファセル
は第１、第２層更にパッドセルは第２層を使って構成さ
れている。このため２層配線の場合はもちろんのこと、
３層配線にもチップ周辺にＩ１０バッファデバイスセル
列を設置し、更にまた両者が重ならないようにポンディ
ングパッドをＩ１０バッファデバイスセルの外側に配置
している。
、３層の両配線手法により共通のセルライブラリィを用
いるのが一般的である。これはチップ周辺のセルについ
ても例外でなく、配線手法によらずＩ１０バッファセル
は第１、第２層更にパッドセルは第２層を使って構成さ
れている。このため２層配線の場合はもちろんのこと、
３層配線にもチップ周辺にＩ１０バッファデバイスセル
列を設置し、更にまた両者が重ならないようにポンディ
ングパッドをＩ１０バッファデバイスセルの外側に配置
している。
（発明が解決しようとする課題）
従来の全てのセルライブラリ設計では２層配線、３層配
線を問わず共通のものとして多層配線が利用されており
、しかも３層以上の配線ではチップ周辺のＩ１０バッフ
ァデバイスセル列部分とポンディングパッド部分用領域
にチップサイズ縮小の余地があるにも拘らず、見過ごし
ていた。
線を問わず共通のものとして多層配線が利用されており
、しかも３層以上の配線ではチップ周辺のＩ１０バッフ
ァデバイスセル列部分とポンディングパッド部分用領域
にチップサイズ縮小の余地があるにも拘らず、見過ごし
ていた。
本発明はこのような事情により成されたもので、特に、
Ｉ１０バッファデバイスセル列部分とポンディングパッ
ドセルの相互の配置関係を見直してチップサイズを縮小
することを目的とするものである。
Ｉ１０バッファデバイスセル列部分とポンディングパッ
ドセルの相互の配置関係を見直してチップサイズを縮小
することを目的とするものである。
［発明の構成］
（課題を解決するための手段）
半導体チップに形成する半導体セル群と、前記半導体セ
ル群を囲む外側の半導体チップの周囲部分に形成するバ
ッファデバイスセルと、前記半導体セル群とバッファデ
バイスセルを電気的に接続する多層配線層と、前記バッ
ファデバイスセルに設置する多層配線層に電気的に接続
すると共に積層して配置するパッドパターンに本発明の
半導体集積回路素子の特徴がある。
ル群を囲む外側の半導体チップの周囲部分に形成するバ
ッファデバイスセルと、前記半導体セル群とバッファデ
バイスセルを電気的に接続する多層配線層と、前記バッ
ファデバイスセルに設置する多層配線層に電気的に接続
すると共に積層して配置するパッドパターンに本発明の
半導体集積回路素子の特徴がある。
（作用）
本発明に係わる半導体集積回路素子では多層配線が使用
されており、しかもボンディング用パッドセルには最上
層の配線層を使うのに対して、Ｉ１０バッファデバイス
セル用配線にはより下層の配線層で構成する方式を採用
している。これによりＩ１０バッファデバイスセル及び
ボンディング用パッドセルはチップ表面と垂直方向に重
ねられるのでパッド用のスペース（Ｓ ｐ ａ ｃ ｅ
）が省略されひいてはチップ面積の縮小が可能になる。
されており、しかもボンディング用パッドセルには最上
層の配線層を使うのに対して、Ｉ１０バッファデバイス
セル用配線にはより下層の配線層で構成する方式を採用
している。これによりＩ１０バッファデバイスセル及び
ボンディング用パッドセルはチップ表面と垂直方向に重
ねられるのでパッド用のスペース（Ｓ ｐ ａ ｃ ｅ
）が省略されひいてはチップ面積の縮小が可能になる。
（実施例）
本発明に係わる一実施例を第２図乃至第６図を参照して
説明するが、理解を助けるために従来技術と同じ部品に
も新番号を付けて説明する。第２図は本発明に係わる半
導体集積回路素子におけるゲートアレイにおけるＩ１０
バッファデバイスセル１１・・・とボンディング用パッ
ド２２の位置関係を示す平面図であり、第３図にはその
コーナ（Ｃｏｒｎｅｒ）部分の拡大図が、第４図は本発
明に係わるゲートアレイにおけるＩ１０バッファデバイ
スセルとボンディング用パッドの位置関係の応用例であ
る。また、第５図ａ、ｂには多層配線構造を断面図で示
し、第６図の平面図にゲートアレイにおけるＩ１０バッ
ファデバイスセルより内側の半導体チップ部分に形成す
るセルとセル間を電気的に結ぶ配線状態を明らかにした
。
説明するが、理解を助けるために従来技術と同じ部品に
も新番号を付けて説明する。第２図は本発明に係わる半
導体集積回路素子におけるゲートアレイにおけるＩ１０
バッファデバイスセル１１・・・とボンディング用パッ
ド２２の位置関係を示す平面図であり、第３図にはその
コーナ（Ｃｏｒｎｅｒ）部分の拡大図が、第４図は本発
明に係わるゲートアレイにおけるＩ１０バッファデバイ
スセルとボンディング用パッドの位置関係の応用例であ
る。また、第５図ａ、ｂには多層配線構造を断面図で示
し、第６図の平面図にゲートアレイにおけるＩ１０バッ
ファデバイスセルより内側の半導体チップ部分に形成す
るセルとセル間を電気的に結ぶ配線状態を明らかにした
。
ところで本発明に係わる半導体集積回路素子は例えばシ
リコンから成るチップに所定の不純物の導入・拡散する
ことにより能動素子、受動素子または抵抗などの回路成
分から成る群から選定する一種または複数種が造り込ま
れており、これらには当然導電性金属から成る電極を設
置すると共に、例えばＡＱやＡＱ合金から構成する配線
層を電気的に接続して他の機器との接続に備えている。
リコンから成るチップに所定の不純物の導入・拡散する
ことにより能動素子、受動素子または抵抗などの回路成
分から成る群から選定する一種または複数種が造り込ま
れており、これらには当然導電性金属から成る電極を設
置すると共に、例えばＡＱやＡＱ合金から構成する配線
層を電気的に接続して他の機器との接続に備えている。
更にこの半導体集積回路素子の配線層はいわゆる多層配
線層（第５図参照）で構成されている。
線層（第５図参照）で構成されている。
更にまた、第２図などに明らかにしたようにゲートアレ
イを形成する半導体チップ１０の最外側周縁部にはＩ１
０バッファデバイスセル１１・・・を設置し、その内側
の半導体チップ１０には第６図に示すようにセル群１２
・・・（図には一部に番号を付けた）が設置されている
。セル群１２・・・を構成する能動素子、受動素子また
は抵抗などの回路成分から成る群から選定する一種また
は複数種は多層配線層によりＩ１０バッファデバイスセ
ル１１・・・と電気的に接続しており、この状況を第５
図と第６図１′：より説明する。
イを形成する半導体チップ１０の最外側周縁部にはＩ１
０バッファデバイスセル１１・・・を設置し、その内側
の半導体チップ１０には第６図に示すようにセル群１２
・・・（図には一部に番号を付けた）が設置されている
。セル群１２・・・を構成する能動素子、受動素子また
は抵抗などの回路成分から成る群から選定する一種また
は複数種は多層配線層によりＩ１０バッファデバイスセ
ル１１・・・と電気的に接続しており、この状況を第５
図と第６図１′：より説明する。
即ち、第６図の平面図には多層配線を施した半導体集積
回路素子を構成するセル群１２・・・が四角に書かれた
区分内に示されており、図中−点鎖線が第１層配線１３
、点線が第２層配線１４、二点鎖線が第３層配線１５、
斜線を書いたものが２層目の端子１６、三角印が第２層
と第１層間に形成するコンタクト（Ｃｏｎｔａｃｔ）１
７を示している。また各セル１２・・・は単に番号を図
に書かれた一部の四角の中に書き込んで示した。尚実線
は電源及びアース（Ｅａｒｔｈ）ラインを示しており、
四角を囲んだ大小の区分Ｂを横切って書かれている２本
の実線の右側が電源を、左側がアースラインを示してい
る。このようなセル群１２・・・と第２図に示したＩ１
０バッファデバイスセル１１・・・を電気的に接続する
のには常法により形成する多層配線を利用しており、そ
の−例を第５図ａ１ｂに従来例ａと共に表示している（
この図では便宜状本発明用の番号を従来例にも使用する
）。なお第６図のセル群１２を囲む区分Ｂの中に斜めに
記されているライブラリ線Ｃはセルの原点と向きを表し
ている。即ち線分Ｃの端が左上方向に向いているのが順
方向であり、右上方向に向いているのは順方向の中心線
を境にして対称的に移動したものを示している。第５図
ａ、ｂでは前記したように能動素子などが造り込まれた
半導体チップ１０表面を被覆しパッシベイション（Ｐａ
ｓｓ−ｉｖａｔｉｏｎ）層を兼ねる絶縁力層１８に重ね
て設置した多層配線が示されている、この絶縁物層１８
に積層して層間絶縁物層１９．２０を配置し、絶縁物層
１８と層間絶縁物層１９．２０には夫々にＡＱまたはＡ
Ｑ合金（ＡＱ−８ｉまたはＡＱ−ＳＬ−Ｃｕ）から成る
第１配線層〜第３配線層１３〜１５を設置する。これら
は絶縁物層１８と層間絶縁物層１９．２０に形成するコ
ンタクトホール（Ｃｏｎ ｔ ａ ｃ ｔＨｏＱ ｅ）
２１内にも堆積するＡＱまたはＡＱ合金を介して互いに
電気的接続を行っている。第５図ａに明らかなように従
来方式では第２配線層１４にポンディングパッド２２を
形成しているのに対して、Ｉ１０バッファデバイスセル
１１・・・が設置される半導体チップ１０のＥ部分即ち
第３配線層１３上にポンディングパッド２２が形成され
ているのが特徴であり、この状態が第５図すに明らかに
されている。実際には絶縁物層１８の直下には例えばシ
リコン半導体チップ１０（図示せず）が形成されている
。このように本発明に係わる半導体集積回路素子では第
５図すに示すように従来のゲートアレイ用半導体チップ
のＤ領域約２５０μｍが不要となるために集積度を向上
することができる。
回路素子を構成するセル群１２・・・が四角に書かれた
区分内に示されており、図中−点鎖線が第１層配線１３
、点線が第２層配線１４、二点鎖線が第３層配線１５、
斜線を書いたものが２層目の端子１６、三角印が第２層
と第１層間に形成するコンタクト（Ｃｏｎｔａｃｔ）１
７を示している。また各セル１２・・・は単に番号を図
に書かれた一部の四角の中に書き込んで示した。尚実線
は電源及びアース（Ｅａｒｔｈ）ラインを示しており、
四角を囲んだ大小の区分Ｂを横切って書かれている２本
の実線の右側が電源を、左側がアースラインを示してい
る。このようなセル群１２・・・と第２図に示したＩ１
０バッファデバイスセル１１・・・を電気的に接続する
のには常法により形成する多層配線を利用しており、そ
の−例を第５図ａ１ｂに従来例ａと共に表示している（
この図では便宜状本発明用の番号を従来例にも使用する
）。なお第６図のセル群１２を囲む区分Ｂの中に斜めに
記されているライブラリ線Ｃはセルの原点と向きを表し
ている。即ち線分Ｃの端が左上方向に向いているのが順
方向であり、右上方向に向いているのは順方向の中心線
を境にして対称的に移動したものを示している。第５図
ａ、ｂでは前記したように能動素子などが造り込まれた
半導体チップ１０表面を被覆しパッシベイション（Ｐａ
ｓｓ−ｉｖａｔｉｏｎ）層を兼ねる絶縁力層１８に重ね
て設置した多層配線が示されている、この絶縁物層１８
に積層して層間絶縁物層１９．２０を配置し、絶縁物層
１８と層間絶縁物層１９．２０には夫々にＡＱまたはＡ
Ｑ合金（ＡＱ−８ｉまたはＡＱ−ＳＬ−Ｃｕ）から成る
第１配線層〜第３配線層１３〜１５を設置する。これら
は絶縁物層１８と層間絶縁物層１９．２０に形成するコ
ンタクトホール（Ｃｏｎ ｔ ａ ｃ ｔＨｏＱ ｅ）
２１内にも堆積するＡＱまたはＡＱ合金を介して互いに
電気的接続を行っている。第５図ａに明らかなように従
来方式では第２配線層１４にポンディングパッド２２を
形成しているのに対して、Ｉ１０バッファデバイスセル
１１・・・が設置される半導体チップ１０のＥ部分即ち
第３配線層１３上にポンディングパッド２２が形成され
ているのが特徴であり、この状態が第５図すに明らかに
されている。実際には絶縁物層１８の直下には例えばシ
リコン半導体チップ１０（図示せず）が形成されている
。このように本発明に係わる半導体集積回路素子では第
５図すに示すように従来のゲートアレイ用半導体チップ
のＤ領域約２５０μｍが不要となるために集積度を向上
することができる。
なお第３図に明らかにしたようにＩ１０バッファデバイ
スセル１１には電源パターン（Ｐａｔ−ｔｅｒｎ）２Ｂ
も形成されており、機種によってはセル群１２用の電源
パターン（図示せず）を最内側に共存させることもある
。また、縦横の電源パターン２３はコーナー（Ｃｏｒｎ
ｅｔ）でも互いに接続しているが一部に空領域Ｆができ
るので、ここに試験用発振器を設置したり、時には光リ
ソグラフィ （Ｌｉ ｔｈｏｇｒａｐｈｙ）用の合せマ
ークを形成することもある。また、合せマークはダイシ
ングライン付近に形成するのが一般的である。
スセル１１には電源パターン（Ｐａｔ−ｔｅｒｎ）２Ｂ
も形成されており、機種によってはセル群１２用の電源
パターン（図示せず）を最内側に共存させることもある
。また、縦横の電源パターン２３はコーナー（Ｃｏｒｎ
ｅｔ）でも互いに接続しているが一部に空領域Ｆができ
るので、ここに試験用発振器を設置したり、時には光リ
ソグラフィ （Ｌｉ ｔｈｏｇｒａｐｈｙ）用の合せマ
ークを形成することもある。また、合せマークはダイシ
ングライン付近に形成するのが一般的である。
第４図ａ、ｂには特殊な例を示した。即ち、セルベース
設計手法を採っているゲートアレイにおいては複数個の
標準Ｉ１０バッファデバイスセル１１のピッチとポンデ
ィングパッド２２のそれが一致しない場合、後者をＩ１
０バッファデバイスセル１１にまたがって形成しても良
いこと、ポンディングパラ１２２間隔を大きく保つ必要
がある時には第４図すに示すように互い違いに配置する
ことも可能である。第４図ａ、ｂにおいてはポンディン
グパッド２２に電気的に接続した配線層を２４とし、こ
れとＩ１０バッファデバイスセル１１間を結ぶ端子を２
５と記載した。Ｉ１０バッファデバイスセルの寸法は標
準的なもので縦５００μｍ横１５０μｍである。
設計手法を採っているゲートアレイにおいては複数個の
標準Ｉ１０バッファデバイスセル１１のピッチとポンデ
ィングパッド２２のそれが一致しない場合、後者をＩ１
０バッファデバイスセル１１にまたがって形成しても良
いこと、ポンディングパラ１２２間隔を大きく保つ必要
がある時には第４図すに示すように互い違いに配置する
ことも可能である。第４図ａ、ｂにおいてはポンディン
グパッド２２に電気的に接続した配線層を２４とし、こ
れとＩ１０バッファデバイスセル１１間を結ぶ端子を２
５と記載した。Ｉ１０バッファデバイスセルの寸法は標
準的なもので縦５００μｍ横１５０μｍである。
［発明の効果］
本発明に係わる半導体集積回路素子ではＩ１０バッファ
デバイスセルとポンディングパッドを重ねて設置してい
るので、後者用の領域や配線が要らなくなったのでその
分生導体チップサイズを縮小することができ、ひいては
集積度を向上できる。その程度としては１０ｍｍ平方の
半導体チップを使用するゲートアレイでは５〜６％とな
り、価格的に厳しい状態におかれている現在非常に有効
な手段といえる。
デバイスセルとポンディングパッドを重ねて設置してい
るので、後者用の領域や配線が要らなくなったのでその
分生導体チップサイズを縮小することができ、ひいては
集積度を向上できる。その程度としては１０ｍｍ平方の
半導体チップを使用するゲートアレイでは５〜６％とな
り、価格的に厳しい状態におかれている現在非常に有効
な手段といえる。
第１図は従来のゲートアレイ用半導体チップにおけるＩ
１０バッファデバイスセルとポンディングパッドの位置
関係を示す上面図、第２図は本発明に係わるゲートアレ
イ用半導体チップにおけるＩ１０バッファデバイスセル
とポンディングパッドの一般的な位置関係を示す上面図
、第３図は第２図におけるコーナ部分を拡大して示した
図、第４図ａ、ｂは本発明に係わるＩ１０バッファデバ
イスセルとポンディングパッドの位置関係の応用例であ
り、第５図ａ、ｂは多層配線とＩ１０バッファデバイス
セルとポンディングパッドを従来と本発明で示す断面図
、第６図はゲートアレイ用セル群の配線状態を示す平面
図である。 １．１０：半導体チップ、 ２．１１：Ｉ１０バッファデバイスセル、第１〜第３配
線層：１３〜１５． １７：コンタクト、 １８：絶縁物層、１９．２
０：層間絶縁物層、 ２１：コンタクトホール、 ２２：ポンディングパッド、 ２３：電源パターン、 ２４：配線層、２５；端子。
１０バッファデバイスセルとポンディングパッドの位置
関係を示す上面図、第２図は本発明に係わるゲートアレ
イ用半導体チップにおけるＩ１０バッファデバイスセル
とポンディングパッドの一般的な位置関係を示す上面図
、第３図は第２図におけるコーナ部分を拡大して示した
図、第４図ａ、ｂは本発明に係わるＩ１０バッファデバ
イスセルとポンディングパッドの位置関係の応用例であ
り、第５図ａ、ｂは多層配線とＩ１０バッファデバイス
セルとポンディングパッドを従来と本発明で示す断面図
、第６図はゲートアレイ用セル群の配線状態を示す平面
図である。 １．１０：半導体チップ、 ２．１１：Ｉ１０バッファデバイスセル、第１〜第３配
線層：１３〜１５． １７：コンタクト、 １８：絶縁物層、１９．２
０：層間絶縁物層、 ２１：コンタクトホール、 ２２：ポンディングパッド、 ２３：電源パターン、 ２４：配線層、２５；端子。
Claims (1)
- 半導体チップに形成する半導体セル群と、前記半導体
セル群を囲む外側の半導体チップの周囲部分に形成する
バッファデバイスセルと、前記半導体セル群とバッファ
デバイスセルを電気的に接続する多層配線層と、前記多
層配線層に電気的に接続すると共にバッファデバイスセ
ルに積層して配置するパッドパターンを具備することを
特徴とする半導体集積回路素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2236433A JPH04116851A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2236433A JPH04116851A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116851A true JPH04116851A (ja) | 1992-04-17 |
Family
ID=17000684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2236433A Pending JPH04116851A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116851A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1143513A1 (en) * | 2000-04-03 | 2001-10-10 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US6727596B2 (en) | 2001-03-19 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| US10163897B2 (en) | 2013-11-15 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Inter-level connection for multi-layer structures |
-
1990
- 1990-09-06 JP JP2236433A patent/JPH04116851A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1143513A1 (en) * | 2000-04-03 | 2001-10-10 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US6781238B2 (en) | 2000-04-03 | 2004-08-24 | Nec Corporation | Semiconductor device and method of fabricating the same |
| US6727596B2 (en) | 2001-03-19 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| US10163897B2 (en) | 2013-11-15 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Inter-level connection for multi-layer structures |
| US10879235B2 (en) | 2013-11-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Inter-level connection for multi-layer structures |
| US11532612B2 (en) | 2013-11-15 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Inter-level connection for multi-layer structures |
| US11784183B2 (en) | 2013-11-15 | 2023-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Inter-level connection for multi-layer structures |
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