JPH0411732A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0411732A JPH0411732A JP2114314A JP11431490A JPH0411732A JP H0411732 A JPH0411732 A JP H0411732A JP 2114314 A JP2114314 A JP 2114314A JP 11431490 A JP11431490 A JP 11431490A JP H0411732 A JPH0411732 A JP H0411732A
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- Japan
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- resist
- wiring
- forming
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩｃのウェハープロセスの配線工程か好適に行
われる半導体装置の製造方法に関する。
われる半導体装置の製造方法に関する。
−層詳細には、ネガ配線マスクとポジレジストを用いて
現像までのフォト処理を施し、さらに金属膜層を形成し
、続いて、ネガ配線マスクとネガレノスｋを用いフォト
エツチングを施して配線を形成する。二つことにより、
配線短絡か低減し、Ｓｌの残査処理か容易となるように
したものてあ′８０ 〔従来の技術〕 従来よりのＩｃのウェハープロセスの配線工程を第２図
ｆａ） （ｂ） ！ｃ） （ｄ）に示す。
現像までのフォト処理を施し、さらに金属膜層を形成し
、続いて、ネガ配線マスクとネガレノスｋを用いフォト
エツチングを施して配線を形成する。二つことにより、
配線短絡か低減し、Ｓｌの残査処理か容易となるように
したものてあ′８０ 〔従来の技術〕 従来よりのＩｃのウェハープロセスの配線工程を第２図
ｆａ） （ｂ） ！ｃ） （ｄ）に示す。
この配線工程は、先ず、第２図（ａ）に示されるＳｌウ
ェハー２上に形成された５１０２４にコンタクトホール
を設けるコンタクトホール形成工程と、第２図（ｂ）に
示されるＡＩ、Ａｆ−Ｓｉなとの金属膜層６を蒸着法、
スパッタリング法等で形成する金属薄膜形成工程とを有
している。続いて、第２図（Ｃ）に示されるフォトレジ
スト層８を形成し、且つエツチングを施すフォトエツチ
ング工程と、第２図（ｄ）に示されるレジスト剥離工程
とを有し、この後、Ａｆ、Ｓｉのシンタリングか施され
て配線か形成される。
ェハー２上に形成された５１０２４にコンタクトホール
を設けるコンタクトホール形成工程と、第２図（ｂ）に
示されるＡＩ、Ａｆ−Ｓｉなとの金属膜層６を蒸着法、
スパッタリング法等で形成する金属薄膜形成工程とを有
している。続いて、第２図（Ｃ）に示されるフォトレジ
スト層８を形成し、且つエツチングを施すフォトエツチ
ング工程と、第２図（ｄ）に示されるレジスト剥離工程
とを有し、この後、Ａｆ、Ｓｉのシンタリングか施され
て配線か形成される。
Ｃ発明か解決しようとする課題〕
しかしなから、前記の従来の技術の配線工程によれば、
フォトエツチング工程に現像不良なとによる配線短絡か
発生し易い。さらに、Ａｌ−Ｓｉ合金の配線か行われる
際にＳｉの残金をエツチングなとで除去する必要か生し
るなとの欠点を有している。
フォトエツチング工程に現像不良なとによる配線短絡か
発生し易い。さらに、Ａｌ−Ｓｉ合金の配線か行われる
際にＳｉの残金をエツチングなとで除去する必要か生し
るなとの欠点を有している。
本発明は上記の課題に鑑みてなされ、その目的とすると
ころは、配線短絡を有効に低減せしめ、さらにＳｉの残
金処理か容易となり、結果として歩留りか向上する半導
体装置の製造方法を提供することにある。
ころは、配線短絡を有効に低減せしめ、さらにＳｉの残
金処理か容易となり、結果として歩留りか向上する半導
体装置の製造方法を提供することにある。
前記の課題を解決するために、本発明の半導体装置の製
造方法において、コンタクトホール形成の後にポルシス
ト層を形成し、且つネガ配線′マスクを用いて現像まで
のフォト処理を施す工程と、配線となる金属膜層を形成
する工程と、ネガレジスト層を形成し、且つネガ配線マ
スクを用いフォトエツチングを施す工程と、ボンレジス
トならびにネガレジストの剥離を施す工程とを有するこ
とを特徴とする。
造方法において、コンタクトホール形成の後にポルシス
ト層を形成し、且つネガ配線′マスクを用いて現像まで
のフォト処理を施す工程と、配線となる金属膜層を形成
する工程と、ネガレジスト層を形成し、且つネガ配線マ
スクを用いフォトエツチングを施す工程と、ボンレジス
トならびにネガレジストの剥離を施す工程とを有するこ
とを特徴とする。
上記の工程においは一つの配線マスクに対してポンレジ
スト、ネガレノストか使い分けられる。
スト、ネガレノストか使い分けられる。
すなわち、ネガ配線マスクでフォト処理か施され、さら
に金属膜層に前記のネガ配線マスクとネガレジストを用
いフすトエソチングを施して配線を形成する。この場合
、配線短絡か低減し、Ｓｉの残金処理か容易となる。
に金属膜層に前記のネガ配線マスクとネガレジストを用
いフすトエソチングを施して配線を形成する。この場合
、配線短絡か低減し、Ｓｉの残金処理か容易となる。
次に、本発明に係る半導体装置の製造方法の実施例を添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
第１図（ａｌ （ｂ） （Ｃ） ｆｄ）は実施例に係る
工程図である。
工程図である。
第１の実施例に係る配線工程を説明する。
第１図ｆａｌの工程においては、Ｓｉウェハー１０上に
形成されたＳｉＯ２１２（酸化膜）にコンタクトホール
形成の後、ポジレジスト１４を塗布し、続いて、ネガ用
の配線マスクを用いて、現像までのフォト処理を施す。
形成されたＳｉＯ２１２（酸化膜）にコンタクトホール
形成の後、ポジレジスト１４を塗布し、続いて、ネガ用
の配線マスクを用いて、現像までのフォト処理を施す。
さらに、第１図（ｂ）の工程において、Ｓｉウェハー１
０、Ｓ ｉ０２１２）ポジレジスト層１４上に蒸着法あ
るいはスパッタリング法等を用い、Ａｆ、ＡＩ！−Ｓｉ
なとの配線となる金属膜層１６を形成する。
０、Ｓ ｉ０２１２）ポジレジスト層１４上に蒸着法あ
るいはスパッタリング法等を用い、Ａｆ、ＡＩ！−Ｓｉ
なとの配線となる金属膜層１６を形成する。
続いて、第１図（Ｃ）に示される工程において、ネガレ
ジスト１８を塗布し、続いて、ネガ用の配線マスクを用
い、前記の金属膜層１６にフォトエツチングを施す。
ジスト１８を塗布し、続いて、ネガ用の配線マスクを用
い、前記の金属膜層１６にフォトエツチングを施す。
さらに、第１図（ｄｌに示される工程において、ポジレ
ジスト１４、ネガレジスト１８を剥離する。
ジスト１４、ネガレジスト１８を剥離する。
この後、ＡｌＳｉ等のシンタリングを施して、配線の形
成工程か終了する。
成工程か終了する。
この場合、１枚のみのネガ用の配線マスクを用いて第１
図（ａ） （Ｃ）に示される工程、すなわち、ポジレジ
スト、ネガレジストを使い分けて、現像までのフォト処
理、フォトエツチングか施される。
図（ａ） （Ｃ）に示される工程、すなわち、ポジレジ
スト、ネガレジストを使い分けて、現像までのフォト処
理、フォトエツチングか施される。
この際、上記のマスク、レノストはポジ、ネガを全て逆
にしても工程の遂行か可能である。上記の第１図（ａ）
の工程では解像度の良好なポルシストで、配線間のスペ
ース部のレノストか施されるので、上述の実施例の方か
好ましい。
にしても工程の遂行か可能である。上記の第１図（ａ）
の工程では解像度の良好なポルシストで、配線間のスペ
ース部のレノストか施されるので、上述の実施例の方か
好ましい。
以上の説明から理解されるように、本発明の半導体装置
の製造方法によれは、配線の形成工程においては一つの
配線マスクかポルシスト、ネガレジストか使い分けられ
る。すなわち、ネガ配線マスクとボンレジストでフォト
処理か施され、さらに金属膜層に前記のネガ配線マスク
とネガレジストを用いフォトエツチングを施して配線か
形成されることを特徴としている。
の製造方法によれは、配線の形成工程においては一つの
配線マスクかポルシスト、ネガレジストか使い分けられ
る。すなわち、ネガ配線マスクとボンレジストでフォト
処理か施され、さらに金属膜層に前記のネガ配線マスク
とネガレジストを用いフォトエツチングを施して配線か
形成されることを特徴としている。
これにより、配線短絡を有効に低減せしめ、さらにＳｉ
の残金処理か容易となり、結果として歩留りか向上する
効果を有している。
の残金処理か容易となり、結果として歩留りか向上する
効果を有している。
第１図（ａ） （ｂ） （ｃ） ｆｄ）は本発明の半導
体装置の製造方法の第１の実施例に係る配線を形成する
ための工程図、第２図（ａ） （ｂ） （Ｃ） （ｄ）
は従来の技術の半導体装置の製造方法の実施例に係る工
程図である。 １０・・・Ｓｉウェハー １２・・・ＳｉＯ２４・
・・ポジレジスト、 ６・・・金属膜層。
体装置の製造方法の第１の実施例に係る配線を形成する
ための工程図、第２図（ａ） （ｂ） （Ｃ） （ｄ）
は従来の技術の半導体装置の製造方法の実施例に係る工
程図である。 １０・・・Ｓｉウェハー １２・・・ＳｉＯ２４・
・・ポジレジスト、 ６・・・金属膜層。
Claims (2)
- （１）コンタクトホール形成の後にポジレジスト層を形
成し、且つネガ用の配線マスクを用いて現像までのフォ
ト処理を施す工程と、 配線となる金属膜層を形成する工程と、 ネガレジスト層を形成し、且つネガ配線用のマスクを用
いフォトエッチングを施す工程と、ポジレジストならび
にネガレジストの剥離を施す工程と を有することを特徴とする半導体装置の製造方法。 - （２）特許請求の範囲（１）において、ポジレジスト層
、ネガ用の配線マスク及びネガレジスト層をそれぞれネ
ガレジスト層、ポジ用の配線マスク及びポジレジスト層
にしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114314A JPH0411732A (ja) | 1990-04-28 | 1990-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114314A JPH0411732A (ja) | 1990-04-28 | 1990-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0411732A true JPH0411732A (ja) | 1992-01-16 |
Family
ID=14634756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114314A Pending JPH0411732A (ja) | 1990-04-28 | 1990-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0411732A (ja) |
-
1990
- 1990-04-28 JP JP2114314A patent/JPH0411732A/ja active Pending
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