JPH0411740A - 縦型ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
縦型ｍｏｓ電界効果トランジスタの製造方法Info
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- JPH0411740A JPH0411740A JP2114415A JP11441590A JPH0411740A JP H0411740 A JPH0411740 A JP H0411740A JP 2114415 A JP2114415 A JP 2114415A JP 11441590 A JP11441590 A JP 11441590A JP H0411740 A JPH0411740 A JP H0411740A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型ＭＯＳ電界効果トランジスタ（ＦＥＴ）の
製造方法に関する。
製造方法に関する。
従来のこの種の縦型ＭＯＳＦＥＴの製造方法を第３図（
ａ）ないし第３図（ｄ）に示す。先ず、第３図（ａ）の
ように、Ｎ゛型半導体基板１にＮエピタキシャル層２を
成長させ、がっその表面に絶縁膜３を８０００人〜２μ
ｍ形成する。そして、フォトリソグラフィ技術を用いて
この絶縁膜３に窓３ａをあけ、この窓３ａを通してＰ型
不純物を導入してＰ型ウェル領域４を３〜５μｍの深さ
に形成する。
ａ）ないし第３図（ｄ）に示す。先ず、第３図（ａ）の
ように、Ｎ゛型半導体基板１にＮエピタキシャル層２を
成長させ、がっその表面に絶縁膜３を８０００人〜２μ
ｍ形成する。そして、フォトリソグラフィ技術を用いて
この絶縁膜３に窓３ａをあけ、この窓３ａを通してＰ型
不純物を導入してＰ型ウェル領域４を３〜５μｍの深さ
に形成する。
次いで、第３図（ｂ）のように、絶縁膜３を除去した後
、ゲート絶縁膜７を５００〜２０００人形成し、その上
にゲートポリシリコン８を６０００人成長させ、フォト
リソグラフィ技術を用いて所定の形状にバターニングす
る。そして、このゲートポリシリコン８を用いてＰ型不
純物を導入し、Ｐ型ベース領域９を形成する。
、ゲート絶縁膜７を５００〜２０００人形成し、その上
にゲートポリシリコン８を６０００人成長させ、フォト
リソグラフィ技術を用いて所定の形状にバターニングす
る。そして、このゲートポリシリコン８を用いてＰ型不
純物を導入し、Ｐ型ベース領域９を形成する。
その後、第３図（Ｃ）のように、説明を省略するフォト
リソグラフィ技術を用いた選択拡散法により、前記Ｐ型
ベース領域９にＮ゛型ソース領域１０とＰ°型パックゲ
ート？ｌＪｌ域１１を形成する。
リソグラフィ技術を用いた選択拡散法により、前記Ｐ型
ベース領域９にＮ゛型ソース領域１０とＰ°型パックゲ
ート？ｌＪｌ域１１を形成する。
しかる上で、第３図（ｄ）のように、眉間絶縁膜１２を
５０００人〜１μｍ形成し、これにフォトリソグラフィ
技術によりコンタクト窓１２ａを形成する。そして、例
えば１〜５μｍ程度のアルミニウムでソース電極１３を
形成する。また、前記Ｎ゛型半導体基板１の裏面にドレ
イン電極１４を形成している。
５０００人〜１μｍ形成し、これにフォトリソグラフィ
技術によりコンタクト窓１２ａを形成する。そして、例
えば１〜５μｍ程度のアルミニウムでソース電極１３を
形成する。また、前記Ｎ゛型半導体基板１の裏面にドレ
イン電極１４を形成している。
ところで、このような構成の縦型ＭＯＳＦＥＴでは、Ｐ
型ベース領域９とＰ型ウェル領域４は片側階段接合に近
いため、その耐圧はＮ−型エピタキシャル層２の濃度に
より決定される。そして、このＮ−型エピタキシャル層
２の濃度は低いため、耐圧を大きくするには限界があり
、したがってＮ−Ｐ−Ｎ”寄生トランジスタを形成して
いるＮ型エピタキシャル層１−Ｐ型ベース領域９−Ｎ゛
型ソース領域１０間に電流が流れ易くなり、この寄生ト
ランジスタがオンし易くなって負荷耐量が小さくなると
いう問題があった。
型ベース領域９とＰ型ウェル領域４は片側階段接合に近
いため、その耐圧はＮ−型エピタキシャル層２の濃度に
より決定される。そして、このＮ−型エピタキシャル層
２の濃度は低いため、耐圧を大きくするには限界があり
、したがってＮ−Ｐ−Ｎ”寄生トランジスタを形成して
いるＮ型エピタキシャル層１−Ｐ型ベース領域９−Ｎ゛
型ソース領域１０間に電流が流れ易くなり、この寄生ト
ランジスタがオンし易くなって負荷耐量が小さくなると
いう問題があった。
本発明の目的は、負荷耐量を大きくした縦型ＭＯＳＦＥ
Ｔの製造方法を提供することにある。
Ｔの製造方法を提供することにある。
本発明の縦型ＭＯＳＦＥＴの製造方法は、一導電型の半
導体基体に逆導電型のウェル領域を形成する工程と、こ
のウェル領域の底部に高エネルギのイオン注入法によっ
て一導電型の高濃度領域を選択的に形成する工程と、前
記半導体基体の表面にゲート絶縁膜とゲート電極を所要
パターンに形成する工程と、前記ウェル領域に逆導電型
のベース領域を形成する工程と、このベース領域に一導
電型のソース領域を形成する工程とを含んでいる。
導体基体に逆導電型のウェル領域を形成する工程と、こ
のウェル領域の底部に高エネルギのイオン注入法によっ
て一導電型の高濃度領域を選択的に形成する工程と、前
記半導体基体の表面にゲート絶縁膜とゲート電極を所要
パターンに形成する工程と、前記ウェル領域に逆導電型
のベース領域を形成する工程と、このベース領域に一導
電型のソース領域を形成する工程とを含んでいる。
さらに、好ましくは、前記一導電型の高濃度領域を形成
する工程の後に、この高濃度領域の直上に逆導電型の高
濃度領域を形成する工程を含んでいる。
する工程の後に、この高濃度領域の直上に逆導電型の高
濃度領域を形成する工程を含んでいる。
本発明方法により製造される縦型ＭＯＳＦＥＴでは、ウ
ェル領域と半導体基体との接合部に高濃度領域が存在す
るため、ウェル領域における耐圧を大きくし、負荷耐量
を改善する。
ェル領域と半導体基体との接合部に高濃度領域が存在す
るため、ウェル領域における耐圧を大きくし、負荷耐量
を改善する。
次に、本発明を図面を参照して説明する。
第１図（ａ）ないし第１図（ｅ）は本発明の製造方法の
一実施例を工程順に示す縦断面図である。
一実施例を工程順に示す縦断面図である。
なお、ここではＮチャンネルＭＯＳＦＥＴに本発明を適
用した例を示している。
用した例を示している。
先ず、第１図（ａ）に示すように、Ｎ゛型半導体基板１
の表面にＮ−型エピタキシャル層２を成長し、このエピ
タキシャル層２の表面に絶縁膜３を８０００人〜２μｍ
形成する。そして、この絶縁膜３に窓３ａを開設した上
で、これをマスクにしてＰ型不純物を導入し、Ｐ型ウェ
ル領域４を形成する。
の表面にＮ−型エピタキシャル層２を成長し、このエピ
タキシャル層２の表面に絶縁膜３を８０００人〜２μｍ
形成する。そして、この絶縁膜３に窓３ａを開設した上
で、これをマスクにしてＰ型不純物を導入し、Ｐ型ウェ
ル領域４を形成する。
その後、第１図（ｂ）のように、レジスト５を形成し、
前記窓３ａ部分のレジストを除去した上で、該窓３ａを
通して高エネルギでのイオン注入を行いＰ型ウェル領域
４の底部、つまりＮ−型エピタキシャル層２との境界部
にＮ゛領域６を形成する。この高エネルギのイオン注入
法では、例えば５００にｅＶ〜２ ＭｅＶのエネルギで
行う。
前記窓３ａ部分のレジストを除去した上で、該窓３ａを
通して高エネルギでのイオン注入を行いＰ型ウェル領域
４の底部、つまりＮ−型エピタキシャル層２との境界部
にＮ゛領域６を形成する。この高エネルギのイオン注入
法では、例えば５００にｅＶ〜２ ＭｅＶのエネルギで
行う。
次いで、第１図（ｃ）のように、前記絶縁膜３を除去し
た後、改めてゲート絶縁膜７を５００〜２０００人の厚
さに、ゲートポリシリコン８を６０００人の厚さにそれ
ぞれ形成し、かつこれらを所要パターンに形成し、それ
ぞれをゲート絶縁膜およびゲート電極とする。さらに、
形成されたゲートポリシリコン８をマスクにしてＰ型不
純物を導入し、Ｐ型ベース領域９を形成する。
た後、改めてゲート絶縁膜７を５００〜２０００人の厚
さに、ゲートポリシリコン８を６０００人の厚さにそれ
ぞれ形成し、かつこれらを所要パターンに形成し、それ
ぞれをゲート絶縁膜およびゲート電極とする。さらに、
形成されたゲートポリシリコン８をマスクにしてＰ型不
純物を導入し、Ｐ型ベース領域９を形成する。
その後、第１図（ｄ）のように、説明を省略する選択拡
散法によりＮ゛型ソース領域１０．Ｐ’型ハックゲート
領域１１を形成する。
散法によりＮ゛型ソース領域１０．Ｐ’型ハックゲート
領域１１を形成する。
しかる上で、第１図（ｅ）のように、層間絶縁膜１２を
５０００〜５ｏｏｏ人の厚さに形成し、これにコンタク
ト穴１２ａをあけた上で、ソース電極１３を１〜５μｍ
の厚さに形成する。また、Ｎ゛型半導体基板ｌの裏面に
ドレイン電極１４を形成する。
５０００〜５ｏｏｏ人の厚さに形成し、これにコンタク
ト穴１２ａをあけた上で、ソース電極１３を１〜５μｍ
の厚さに形成する。また、Ｎ゛型半導体基板ｌの裏面に
ドレイン電極１４を形成する。
二のように形成された縦型ＭＯＳＦＥＴによれば、Ｐ型
ウェル領域４とＮ−型エピタキシャル層２０ＰＮ接合部
においては、第１図（ｂ）の工程で形成した高濃度のＮ
″領域６が存在しているため、Ｐ型ウェル領域４におけ
る耐圧が向上される。
ウェル領域４とＮ−型エピタキシャル層２０ＰＮ接合部
においては、第１図（ｂ）の工程で形成した高濃度のＮ
″領域６が存在しているため、Ｐ型ウェル領域４におけ
る耐圧が向上される。
したがって、Ｎ−型エピタキシャル層２−Ｐ型ウエル領
域４−Ｎ゛゛ソース領域１０で構成されるＮ−−Ｐ−Ｎ
”寄生トランジスタに電流が流れ難くなり、負荷耐量が
向上されることになる。
域４−Ｎ゛゛ソース領域１０で構成されるＮ−−Ｐ−Ｎ
”寄生トランジスタに電流が流れ難くなり、負荷耐量が
向上されることになる。
第２図は本発明の他の実施例を示しており、第１図（ｂ
）の工程の後に新たな工程を付加して製造した半導体装
置、の縦断面図である。
）の工程の後に新たな工程を付加して製造した半導体装
置、の縦断面図である。
すなわち、第１図（ｂ）の工程の直後に、レジスト５を
そのまま利用して５００ＫｅＶ〜２ＭｅＶ高エネルギー
イオン注入によりＰ型不純物を導入することで、直前に
形成したＮ゛型領領域６直上にＰ゛型領領域１５形成す
る。
そのまま利用して５００ＫｅＶ〜２ＭｅＶ高エネルギー
イオン注入によりＰ型不純物を導入することで、直前に
形成したＮ゛型領領域６直上にＰ゛型領領域１５形成す
る。
この工程を加えることにより、Ｐ型ウェル領域４とＮ−
型エピタキシャル層２とのＰＮ接合部にＮ″領域６とＰ
″領域１５からなるＰ″Ｎ゛Ｎ゛接合されることになり
、このＰ″Ｎ゛Ｎ゛接合てＰ型ウェル領域４の耐圧が決
定され、前記した負荷耐量をさらに向上することができ
る。
型エピタキシャル層２とのＰＮ接合部にＮ″領域６とＰ
″領域１５からなるＰ″Ｎ゛Ｎ゛接合されることになり
、このＰ″Ｎ゛Ｎ゛接合てＰ型ウェル領域４の耐圧が決
定され、前記した負荷耐量をさらに向上することができ
る。
なお、前記実施例はＮチャンネルＭＯＳＦＥＴに本発明
を適用した例について示したが、ＰチャンネルＭＯＳＦ
ＥＴについても同様であることは言うまでもない。
を適用した例について示したが、ＰチャンネルＭＯＳＦ
ＥＴについても同様であることは言うまでもない。
以上説明したように本発明は、ウェル領域の形成後に高
エネルギのイオン注入法によって半導体基板に該基板と
同一導電型の不純物を高濃度に導入することにより、ウ
ェル領域の底部に高濃度領域を選択的に形成することが
でき、この高濃度領域によってウェル領域における耐圧
を大きくし、負荷耐量を改善した縦型ＭＯＳＦＥＴを製
造することができる。
エネルギのイオン注入法によって半導体基板に該基板と
同一導電型の不純物を高濃度に導入することにより、ウ
ェル領域の底部に高濃度領域を選択的に形成することが
でき、この高濃度領域によってウェル領域における耐圧
を大きくし、負荷耐量を改善した縦型ＭＯＳＦＥＴを製
造することができる。
また、高濃度領域を形成した後に、ウェル領域と同一導
電型の不純物を高濃度に導入することにより、ウェル領
域の底部に高濃度のＰＮ接合を形成することができ、ウ
ェル領域における耐圧をさらに大きくさせ、負荷耐量が
さらに改善された縦型ＭＯＳＦＥＴを製造することがで
きる。
電型の不純物を高濃度に導入することにより、ウェル領
域の底部に高濃度のＰＮ接合を形成することができ、ウ
ェル領域における耐圧をさらに大きくさせ、負荷耐量が
さらに改善された縦型ＭＯＳＦＥＴを製造することがで
きる。
第１図（ａ）ないしくｅ）は本発明の一実施例の製造方
法を工程順に示す縦断面図、第２図は本発明の他の製造
方法の工程一部を示す縦断面図、第３図（ａ）ないしく
ｄ）は従来の製造方法を工程順に示す継断面図である。 １・・・Ｎ゛゛半導体基板、２・・・Ｎ−型エピタキシ
ャル層、３・・・絶縁膜、４・・・Ｐ型つェル頓域、５
・・・レジスト、６・・・Ｎ″領域７・・・ゲート絶縁
膜、８・・・ゲートポリシリコン、９・・・Ｐ型ベース
領域、１０・・・Ｎ゛゛ソース領域、１１・・・Ｐ゛゛
ハックゲート領域、１２・・・層間絶縁膜、１３・・・
ソース電極、１４・・・ドレイン電極、１５・・・Ｐ゛
領域第 図 第２ 図
法を工程順に示す縦断面図、第２図は本発明の他の製造
方法の工程一部を示す縦断面図、第３図（ａ）ないしく
ｄ）は従来の製造方法を工程順に示す継断面図である。 １・・・Ｎ゛゛半導体基板、２・・・Ｎ−型エピタキシ
ャル層、３・・・絶縁膜、４・・・Ｐ型つェル頓域、５
・・・レジスト、６・・・Ｎ″領域７・・・ゲート絶縁
膜、８・・・ゲートポリシリコン、９・・・Ｐ型ベース
領域、１０・・・Ｎ゛゛ソース領域、１１・・・Ｐ゛゛
ハックゲート領域、１２・・・層間絶縁膜、１３・・・
ソース電極、１４・・・ドレイン電極、１５・・・Ｐ゛
領域第 図 第２ 図
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基体に逆導電型のウェル領域を形
成する工程と、このウェル領域の底部に高エネルギのイ
オン注入法によって一導電型の高濃度領域を選択的に形
成する工程と、前記半導体基体の表面にゲート絶縁膜と
ゲート電極を所要パターンに形成する工程と、前記ウェ
ル領域に逆導電型のベース領域を形成する工程と、この
ベース領域に一導電型のソース領域を形成する工程とを
含むことを特徴とする縦型ＭＯＳ電界効果トランジスタ
の製造方法。 ２、前記一導電型の高濃度領域を形成する工程の後に、
この高濃度領域の直上に逆導電型の高濃度領域を形成す
る工程を含む特許請求の範囲第１項記載の縦型ＭＯＳ電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114415A JP2987875B2 (ja) | 1990-04-28 | 1990-04-28 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114415A JP2987875B2 (ja) | 1990-04-28 | 1990-04-28 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411740A true JPH0411740A (ja) | 1992-01-16 |
| JP2987875B2 JP2987875B2 (ja) | 1999-12-06 |
Family
ID=14637123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114415A Expired - Fee Related JP2987875B2 (ja) | 1990-04-28 | 1990-04-28 | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987875B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016853A1 (en) * | 1995-11-02 | 1997-05-09 | National Semiconductor Corporation | Insulated gate semiconductor devices with implants for improved ruggedness |
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 |
-
1990
- 1990-04-28 JP JP2114415A patent/JP2987875B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| US5897355A (en) * | 1994-08-03 | 1999-04-27 | National Semiconductor Corporation | Method of manufacturing insulated gate semiconductor device to improve ruggedness |
| WO1997016853A1 (en) * | 1995-11-02 | 1997-05-09 | National Semiconductor Corporation | Insulated gate semiconductor devices with implants for improved ruggedness |
| KR100360079B1 (ko) * | 1995-11-02 | 2003-03-15 | 내셔널 세미콘덕터 코포레이션 | 견고성을향상시키는절연게이트반도체디바이스의제조방법 |
| EP0956596A4 (ja) * | 1996-03-15 | 1999-12-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2987875B2 (ja) | 1999-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |