JPH04117541A

JPH04117541A - メモリ管理装置

Info

Publication number: JPH04117541A
Application number: JP2237415A
Authority: JP
Inventors: Hajime Sakuma; 肇佐久間
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-09-07
Filing date: 1990-09-07
Publication date: 1992-04-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明、マイクロコンピュータのメモリ管理に関して、
特にメモリへのアクセスの際にアクセスのチエツクを行
なう機構に関する。

〔従来の技術〕

マイクロコンピュータのメモリ管理は、通常メモリ・マ
ネージメント・ユニツ）　（以下、ＭＭＵと記ス）をマ
イクロコンピュータに内蔵するか、専用のＭＭＵチップ
をマイクロコンピュータ外部に接続することで行なう。

ＭＭＵは、通常アドレス、データのバス幅が広い高機能
マイクロコンピュータに適用される。特に、最近の３２
ビツト・マイクロコンピュータでは、ＭＭＵを標準的に
内蔵しているものが多い。

ＭＭＵの本来の役割は、アドレス・バス幅や、プログラ
ムやデータが配置されている物理的なアドレスなどを意
識せずにプログラム作成を可能にすることにある。その
ために、プログラムには論理アドレスを定義し、実際に
メモリに対し出力されるアドレスを物理アドレスとし、
この論理アドレスと物理アドレスを対応づけるテーブル
を用意する。このテーブルを管理するのがＭＭＵである
。

論理アドレスを物理アドレスへ変換する手法は数々考え
られるが、マイクロコンピュータの分野ではページング
方式が一般的である。ページング方式とは、例えば４Ｋ
Ｂを１ページとし、ページ単位に論理アドレスを物理ア
ドレスへ変換する方式である。この場合、論理アドレス
と物理アドレスの４ＫＢ内オフセツトは同じになる。

さらにＭＭＵでは、アクセスの管理も行なう。

アクセスの管理とは、プログラム空間にデータ・ライト
したり、データ空間からプログラムのフェッチを行なっ
たりするなどの例外的なアクセスが発生した場合、その
アクセスからプログラム空間やデータ空間を保護するこ
とである。通常、この管理単位も前述のページが当てら
れる。ページング単位に、プログラム空間、データ空間
リード・ライト可能、データ空間リード・オンリなどの
属性が与えられ、論理アドレスでのアクセスの種類と、
アクセスされたページの属性の整合がとれない場合、例
外と判断され割り込みを発生するなどして通知する。こ
のようにアクセスの管理は、ＭＭＵの機能の一部として
、論理アドレスを物理アドレスに変換するページを管理
単位とし、アドレス変換と連動した形で実行されるのが
一般的である。以下、このページ毎の属性のことをプロ
テクション情報と記す。

さらにマルチタスク動作環境においては、実行中のタス
ク（以下、カレントタスクと記す）が他のタスクのプロ
グラム、データ空間なアクセスしないように、タスクの
識別番号（以下、ＴＩＤと記す）毎にアクセスの管理を
行う、論理アドレスを物理アドレスに変換する過程で、
予め設定したＴＩＤとカレントタスクのＴＩＤ　（以下
、ＣＴＩＤと記す）を比較し、不一致ならば割込み発生
して例外を通知する。ＣＴＩＤはタスクの入れ替え発生
の度にＣＰＵによって書換えられる。

以上説明したことを、第６図、第７図、第８図、第９図
を参照しながらより詳しく説明していく。本例では、４
ＧＢの論理アドレスを４ＧＢの物理アドレスへ変換する
システムで、ページを４ＫＢとしている。またタスクの
数は３２個としている。

第６図は、マイクロコンピュータ・システム図で、マイ
クロコンピュータ１とメモリ１７で構成される。マイク
ロコンピュータ１とメモリ１７は、３２ビツトのアドレ
ス・バス８と、３２ビツトのデータ・バス９で接続され
る。

マイクロコンピュータ１は、ＣＰＵ２とＭＭＵ３とバス
制御ユニット（以下、ＥＣＵと記す）４と割り込みコン
トローラ（以下、ＩＮＴＣと記す）５で構成される。Ｃ
ＰＵ２からＭＭＵ３へは、３２ビツトの論理アドレス・
バス６が出力されている。また、ＢＯＤ５に対しては、
リプレース要求信号１６が出力されている。ＭＭＵ３か
らＢＯＤ５へは、３２ビツトの物理アドレス・バス７と
、２０ビツトのページ・テーブル・オフセット・データ
１１と、２ビツトのプロテクション情報１２が出力され
ている。ＢＯＤ５は、外部のメモリ１７と、３２ビ、ト
のアドレス・バス８．３２ビツトのデータ・バス９で接
続されている。また、ＭＭＵ３からはＩＮＴＣ５に対し
、割り込み信号１３．１９が出力され、ＢＯＤ５からＩ
ＮＴＣ５に対し、割り込み信号１４が出力され、ＩＮＴ
Ｃ５からＣＰＵ２に対しては、割り込み信号１５が出力
されている。また、ＣＰＵ２．ＭＭＵ３．ＢＯＤ５．Ｉ
ＮＴＣ５は、３２ビツトの内部データ・バス１０で相互
に接続されている。

第７図は、ＭＭＵ３の内部構成図である。前述したよう
に、３２ビツトの論理アドレスを３２ビツトの物理アド
レスへ変換するための変換情報は、プロテクション情報
、ＴＩＤなどと共にメモリ上に配置される。この変換情
報とプロテクション情報とＴＩＤをまとめて以下、ディ
レクトリと記す。また、このディレクトリの集合をペー
ジ・テーブルと記す。このディレクトリは、ページ数分
だけメモリ上にページ・テーブルとして配置されるわけ
であるが、ＣＰＵ’２からの論理アドレスによるアクセ
スが発生する度にその論理アドレスに対応したディレク
トリをページ・テーブルから読み出し、プロテクション
情報のチエツクや、ＴＩＤとＣＴＩＤ５９の比較や、物
理アドレスへの変換をして、はじめて物理アドレスをメ
モリに対し出力することができる。また、ＣＴＩＤ５・
９はタスクの入れ替えが発生する度にＣＰＵ２によって
書換えられる。今、マイクロコンピュータ１とメモリ１
７間のアクセスにｎクロック要するとすると、１回の論
理アドレスから物理アドレスへの変換は、ページ・テー
ブルからのディレクトリの読み出しにｎクロック、物理
アドレスによるメモリへのアクセスにｎクロック、計２
ｎりｐツクを要してしまう。この問題点を解消するため
に、ページ・テーブルのコピーを小容量、マイクロコン
ピュータ内部に設け、論理アドレスが出力された際、対
応するディレクトリが内蔵のページ・テーブルのコピー
中に存在すれば、基本的にｌクロックで、論理アドレス
を物理アドレスへ変換したり、プｐチクジョン情報のチ
エツクを実行することができる。この内蔵する小容量の
コピーのことを、ＴＬＢ　（Ｔｒａｎｓｌａｔｉｏｎ　
Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）と呼ぶ。ページ・
テーブルとＴＬＢをどのように対応づけるかには諸々の
手法があるが、本例では、−射的に実現されている２ウ
エイ・セット・アソシアティブと呼ばれる手法について
説明する。

ＭＭＵ３は、マイクロコンピュータｌ内の他のユニット
と３２ビツトの内部データ・バスＩＯで接続され、ＣＰ
Ｕ２より論理アドレス・バス６経由で、３２ビ、トの論
理アドレスを受は取り、これを内蔵のＴＬＢで物理アド
レスに変換し、３２ビツトの物理アドレスを受は取り、
これを内蔵のＴＬＢで物理アドレスに変換し、３２ビツ
トの物理アドレス・バス７に出力する。またこの時、２
ビツトのプロテクション情報をプロテクション情報１２
経由で出力する。ＴＬＢは６４個のディレクトリを内蔵
し、これを３２個ずつ、セット４０゜セット４１の２つ
に分割している。それぞれのセットは、論理アドレス中
の５ビツト情報によってアドレスされる。論理アドレス
中の同じ５ビツト・アドレスは、ＴＬＢのセット４０．
セット４１の同じ位置を占めるディレクトリをアドレス
する。

この構造故に、本方式は２ウエイ・セット・アソシアテ
ィブと呼ばれる。

今、ページの単位を４ＫＢとしているため、３２ビツト
論理アドレスの下位１２ビツトはそのままページ内のオ
フセットとして、３２ビツト物理アドレス中の下位１２
ビツトとなる。従って、２１５＝３２に細巾いづれか２
つのディレクトリがＴＬＢのいづれかのセットを占める
形となる。３２に個のプログラム／データに対して、３
２個のディレクトリは少なく思えるが、実行のある一時
点をとってみると、プログラムにしてもデータにしても
狭い範囲でのアクセスに限定される（これをブログラム
の局所性という）。４ＧＢの物理アドレス、ページ単が
４ＫＢのシステムに対し、６４個のエントリという小規
模のＴＬＢだけで管理を行なうのも、このプログラムの
局所性を期待したものといえる。

セット４０．セット４１中にそれぞれ１つずつのディレ
クトリ４４．ディレクトリ４３のみを記述しているが、
実際にはそれぞれ同様のディレクトリを３２個ずつ内蔵
している。３２ビツトの論理アドレス中の５ビツトでア
ドレスされたセット４０中のディレクトリ４２と、セッ
ト４１中のディレクトリ４３は同時に読み出される。デ
ィレクトリの構成は第９図に示され、４２ビツト構成で
、下位から２０ビツトの物理アドレス・ページ番号、２
ビツトのプロテクション情報、５ビツトのＴＩＤ、１５
ビツトのアドレス・タグ情報となっている。２ビツトの
プロテクション情報は、００の時プログラム空間である
ことを、０１の時データ空間でリード・ライト可能であ
ることを、１０の時データ空間でリード・オンリである
ことをそれぞれ示している。

第７図において、読み出されたディレクトリ中の上位１
５ビツトのアドレス・タグ情報は、３２ビツトの論理ア
ドレスの上位１５ビツトとそれぞれの比較器４８．４９
で比較され、一致した場合（これをヒツトと呼ぶ）一致
信号４４．４５を出力する。一致信号４４．４５はセレ
クタ６０．６１に入力している。セレクタ６１は、一致
信号４４がアクティブであればディレクトリ４２中の２
０ビツト物理アドレス・ページ番号を選択し、一致信号
４５がアクティブであればディレクトリ４３中の２０ビ
ツト物理アドレス・ページ番号を選択する。３２ビツト
の物理アドレスは、３２ビツト論理アドレスの下位１２
ビツトと、セレクタ６１０２０ビツト出力から合成され
る。

同様に読み出されたディレクトリ中の５ビツトのＴＩＤ
はＣＴＩＤ５９と比較され、一致した場合に一致信号４
６．４７を出力する。

一方、セレクタ６０は、一致信号４４がアクティブであ
ればディレクトリ４２中の２ビツトのプロテクション情
報を選択し、一致信号４５がアクティブであればディレ
クトリ４３中の２ビツトのプロテクション情報を選択し
、プロテクション情報１２としてＢＯＤ５へ出力する。

一致信号４４．４５が共にインアクティブの時は、セッ
ト４０．４１のどちらにも対象となるディレクトリが存
在しないことになるため（これをミス・ヒツトと呼ぶ）
、ＩＮＴＣ５に対し割り込み信号１３が出力される。Ｉ
ＮＴＣ５は割り込み信号１３を受は付けると、優先順位
判別や割り込み禁止判別などを実行した後、ＣＰＵ２に
対し割り込み信号１５を出力１．、ＣＰＵ２に対しミス
・ヒツトした際必要となるページ・テーブル内の所定の
ディレクトリと、ＴＬＢ中のディレクトリの入れ替え作
業を依頼する。ＣＰＵ２は、この割り込み信号１５を受
は付けるとリプレース要求信号１６をＢＯＤ５に対して
出力し、ＴＬＢ中のディレクトリ入れ替えを指示する。

まなこの時ＭＭＵ３からは、３２ビツト論理アドレスの
上位２０ビツトがページ・テーブル・オフセット・デー
タ１１としてＢＯＤ５に対し出力される。

また、一致信号４４，４５のどちらかがアクティブでセ
ラ）４１，４２のどちらかに対象とするディレクトリが
存在しても、そのディレクトリのＴＩＤがＣＴＩＤ５９
と異なる場合は、ＣＰＵ２はカレントタスク以外のプロ
グラム、データ空間にアクセス要求をしているので、Ｉ
ＮＴＣ５に対して割り込み信号１９を発生する。

第８図は、ＢＯＤ５の内部構成図である。ＢＯＤ５は、
制御部５７．３２ビツトのページ・テーブル・ベース・
ポインタ（以下ＰＴＢＰと略す）５８、加算器５２．セ
レクタ５３．データ・バス５４、アドレス・バッファ５
４から構成される。

ＭＭＵ３でヒツトし且つヒツトしたディレクトリのＴＩ
ＤとＣＴＩＤ５９が一致した場合、ＭＭＵ３から３２ビ
ツトの物理アドレスと、２ビツトのブロテクシ鍔ン情報
を受は取る。制御部５７は、プロテクション情報１２か
ら、データ空間からプログラム・フェッチを行なってい
ないか、リード・オンリのデータ空間にデータ・ライト
処理を行なっていないかなどを判別し、もし誤ったアク
セスを行なっている場合には、割り込み信号１４をＩＮ
ＴＣ５に対し出力する。ＩＮＴＣ５は、割り込み信号１
４を受は取ると諸々の判別を行なった後、ＣＰＵ２に対
し割り込み信号１５を出力し例外処理ルーチンの起動を
要求する。

一方、制御部５７における判定の結果、アクセスに誤り
がないと判断されると、セレクタ５３は物理アドレス・
バス７を選択し、アドレス・バッファ５４には物理アド
レスが格納され、アドレス・バス８に出力される。

次にＭＭＵ３においてミス・ヒツトした場合の動作につ
いて説明する。ＢＣＵ４は、ＣＰＵ２からのリプレース
要求信号１６とＭＭＵ３からは２０ビツトのページ・テ
ーブル・オフセット・データ１１を受は取る。制御部５
７がリプレース要求信号１６を受は取ると、ページ・テ
ーブル指定信号５６を出力する。この場合セレクタ５３
は、加算器５２の出力を選択しアドレス・バッファ５４
に格納する。一方、加算器５２は、予め設定されている
ページ・テーブルのベース・アドレスを指定する３２ビ
ツトのＰＴＢＰ５８と、２０ビツトのページ・テーブル
・オフセット・データ１１を加算し、リプレースの対象
となるアドレスを算出する。つまり、ミス・ヒツトが発
生すると論理アドレスは無効となり、予め設定されてい
る物理アドレスであるＰＴＢＰ５８を利用することでペ
ージ・テーブルをアクセスする。

また、ＭＭＵ３においてミス・ヒツトの時、セット４０
，４１どちらのセット中のディレクトリと、ページ・テ
ーブル中のディレクトリを入れ替えるかを決定する方式
にもいろいろあり、最も前に入れ替えが発生したものを
入れ替えの対象とする方式（ＦＩＦＯ：Ｆｉｒｓｔ　　
Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）や、最も前にアクセスを受
けたものを入れ替えの対象とする方式（ＬＲＵ　：Ｌｅ
ａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓ−ｅｄ）などがあるが
、入れ替え機構は本発明の主旨に無関係であるため、特
に図示せず説明も省略した。

尚、構成、動作の詳細に関しては、８０３８６ユーサス
・マニュアル、６８０２０ニーサス・マニュアルなどに
記載されている。

〔発明が解決しようとする課題〕

上述したように、従来のマイクロコンピュータでは、メ
モリへのアクセスを管理するために、論理アドレスを物
理アドレスへ変換するための機構を導入し、変換の単位
であるページをアクセスの管理単位とする方式が一般的
となっている。

従って、ＭＭＵなどのハードウェアや、かなり大掛かり
な制御ロジックを内蔵しなければならず、マイクロコン
ピュータの設計コストや製造コストを引上げる要因にな
っている。

また、論理アドレスを物理アドレスへ変換する機構その
ものを必要とせずに、単にメモリ中アクセスの際のチエ
ツク機構だけを必要とする利用者にとってみれば、ペー
ジ・テーブルの設定や、ミス・ヒツトした際のディレク
トリ入れ替えプログラムの作成などの、プログラム作成
に負担を強いられることになるという欠点を有している
。

〔課題を解決するための手段〕

本発明のメモリ管理装置は、ＣＰＵと、メモリ空間への
アクセスを制御するＢＣＵと、ＩＮＴＣを内蔵スるマイ
クロコンピュータにおいて、前記ＣＰＵは、前記メモリ
空間の全空間に対し、アドレス変換機構なしに一様にア
クセスすることが可能なアクセス手段を備え、前記メモ
リ空間を所定の管理ブロックに分割し、該管理ブロック
単位にアクセスの手段を規定する情報を複数備えたアク
セス管理情報部と、前記ＣＰＵが該管理ブロックへアク
セスを実行した際、予め設定されている前記アクセス管
理情報部の情報に基づいて、該アクセスの手段が妥当か
否かを判断する判断部とを前記ＢＣＵ内に内蔵し、前記
判断部によってアクセスが妥当でないと判断された場合
には、前記判断部より前記ＩＮＴＯに対し、割り込み信
号を出力するという特徴を有している。

さらに、上記装置において、前記アクセス管理情報部が
適用できる空間を、前記メモリ空間の一部とし、該適用
できる空間を指し示すための基準アドレス指定手段を設
定するという特徴を有している。

さらに、上記装置において、前記アクセス管理情報部と
、前記基準アドレス指定手段を同一数分複数設け、前記
アクセス管理情報部が適用できる空間を複数、独立に設
定するという特徴を有している。

さらに上記装置において、マルチタスク動作環境におい
ては、前記アクセス管理情報部と前記基準アドレス指定
手段をタスクの数分設け、現在実行中のタスクを識別す
るための実行タスク識別手段と該実行タスク識別手段に
対応した前記アクセス管理情報部と前記基準アドレス指
定手段を選択する手段を備え、前記ＣＰＵから生成され
たアドレスと、前記実行タスク識別手段に対応した前記
基準アドレス指定手段に不一致が発生した場合前記割り
込みコントローラに対し割り込み信号を出力するという
特徴を有する。

〔第１の実施例〕第１図並びに第２図を用いて、本発明の１実施例を説明
する。

第１図は、本発明におけるマイクロコンピュータ・シス
テム図で、マイクロコンピュータ１とメモリ１７で構成
される。マイクロコンピュータ１は、ＣＰＵ２．ＢＯＤ
５．ＩＮＴＣ５から構成され、それぞれのユニットは、
内部データ・バス１０で相互に接続されている。また、
ＣＰＵ２からＢＯＤ５へは３２ビツトの物理アドレス・
バス７が出力されている。ＢＯＤ５は、ＩＮＴＣ５に割
り込み信号１４を出力し、ＩＮＴＣ５はＣＰＵ２に割り
込み信号１５を出力している。また、ＢＯＤ５とメモリ
１７は、３２ビツトのアドレス・バス８と３２ビツトの
データ・バス９で接続されている。この構成は、ＭＭＵ
のない場合の一般的なシステム構成である。

第２図は、本発明におけるＢＯＤ５の内部構成図である
。ＢＯＤ５は、制御部１５７．プロテクション情報部１
０１．ベース・ポインタ（以下ＢＰと略す）１０２．比
較器１０３．データ・バッファ１０５．アドレス・バッ
ファ１０６から構成される。

ＣＰＵ２とは、３２ビツトの物理アドレス・バス７と３
２ビツトの内部データ・バス１０で接続されている。ま
た、アドレス・バッファ１０６には、物理アドレス・バ
ス７の内容が格納され、アドレス・バス８にアドレスが
出力される。データ・バッファ１０５には、内部データ
・バス１０とデータ・バス９が接続されている。

アクセス管理の単位であるページは４ＫＢとし、物理ア
ドレス・バス７の上位２０ビツトは、ページ・アドレス
１０８としてプロテクション情報部１０１と比較器１０
３へ入力される。プロテクション情報部１０１へは、２
０ビツトのページ・アドレス１０８の下位８ビ、トが、
比較器１０３へは、ページ・アドレス１０８の上位１２
ビツトがそれぞれ入力されている。

プロテクション情報部１０１は、２ビツトのプロテクシ
ョン情報を２５６個分内蔵している。２ビツトのプロテ
クション情報は、第９図で説明した構成と同様のものを
想定している。ページが４ＫＢで、最大２５６個のプロ
テクション管理を設定できるため、最大ＩＭＢの空間に
対しプロテクション管理を適用することができる。

ＢＰ１０２には、内部データ・バス１０経由で、プロテ
クションを適用する空間を４ＧＢ中、どのＩＭＢとする
かを指定するアドレス情報が予め格納されている。

３２ビツトの物理アドレスが与えられると、最上位の１
２ビツトと、ＢＰ１０２の１２ビツトのアドレス情報と
を比較器１０３で比較する。

一致すると一致信号１０４を制御部１５７へ出力する。

一方、プロテクション情報部１０１からは、対応スる２
ビツトのプロテクション情報１０７が、制御部１５７へ
出力される。

制御部１５７は、一致信号１０４がアクティブである場
合、プロテクション情報１０７を判定し、従来例で説明
したようにアクセスに誤りがあれば、割り込み信号１４
をＩＮＴＣ５に対し出力する。

以下、ＩＮＴＣ５，ＣＰＵ２の動作は前述の説明と同様
であるため詳細な説明は省略する。尚、本例においては
一致信号１０４がインアクティブである空間に対して、
プロテクションの管理を実行せずアクセスを許すことを
想定したが、これは１つの例であり、実際にはどのよう
な方法を採ってもよい。

〔第２の実施例〕次に、第１図並びに第３図を用いて、本発明の第２の実
施例を説明する。

第１図は、第１の実施例と全く同様であるので説明は省
略する。

第３図は、本発明におけるＢＯＤ５の内部構成図である
。ＢＯＤ５も、第１の実施例での説明と基本的に同等で
あるため、共通の構成に関しての説明は省略する。第１
の実施例と異なっている点は、プロテクション情報部１
０１−１，１０１−２、ＢＰ１０２−１，１０２−２、
比較器１０３−１，１０３−２とそれぞれ２セツトずつ
内蔵していることにある。

また、セレクタ１０９は、一致信号１０４−１がアクテ
ィブの時にはプロテクション情報１０７−１を、一致信
号１０４−２がアクティブの時にはプロテクション情報
１０７−２を選択し、２ビツトのプロテクション情報を
制御部１５７へ出力する。また、一致信号１０４−１と
１０４−２が共にインアクティブである時、制御部１５
７への信号がアクティブとなる。

プロテクション情報部１０１−１，１０１−２はそれぞ
れ、第１の実施例同様２５６個分のプロテクション情報
を内蔵している。従って、ページが４ＫＢで、最大２５
６個のプロテクション情報を設定できるため、最大２Ｍ
Ｂの空間に対しプロテクション管理を適用することがで
きる。且つ、ＢＰ１０２−１，１０２−２には独立した
ベース・ポインタを設定することができるため、４ＧＢ
中の２個所に独立したＩＭＥのプロテクション管理空間
を設定することができる。

制御部１５７は、一致信号１０４−１か１０４−２のい
ずれかがアクティブである場合のみにプロテクションの
チエツクを行なう。

〔第３の実施例〕次に、第４図並びに第５図を用いて、本発明の第３の実
施例を説明する。

第４図は、第３の実施例におけるマイクロコンピュータ
・システム図である。第４図で第１図と異なる点はＢＯ
Ｄ５がＩＮＴＣ５に割り込み信号１４．１８の２つの割
り込み信号を出力している点にある。その他は第１図と
同様である。また、本実施例ではタスクの数を３２個と
している。

第５図は、本発明におけるＢＯＤ５の内部構成図である
。ＢＯＤ５は、制御部２５７．プロテクション情報部２
０１．ＢＰ設定部（１２ビットレジスタ３２個）２０２
．比較器２０３．ＣＴＩＤ２１８、データバッファ２０
５．アドレス・バッファ２０６から構成される。

ＣＰＵ２とは、３２ビツトの物理アドレス・バス７と３
２ビツトの内部データ・バス１０で接続されている。ま
た、アドレス・バッファ２０６には、物理アドレス・バ
ス７の内容が格納され、アドレス・バス８にアドレスが
出力される。データ・バッファ２０５には、内部データ
・バス１０とデータ・バス９が接続されている。

アクセス管理の単位であるページは４ＫＢとし、物理ア
ドレス・バス７の上位２０ビツトは、ページ・アドレス
２０８としてプロテクション情報部２０１と比較器２０
３へ入力される。プロテクション情報部２０１へは２０
ビツトのページ・アドレス２０８の下位８ビツトとＣＴ
ＩＤ５ビットが、比較器２０３へはページ・アドレス２
０８の上位１２ビツトとＢＰ設定部がそれぞれ入力され
ている。

プロテクション情報部２０１は、２５６個分のプロテク
ション情報を３２ブロツク内蔵しているので、各タスク
毎独立に２５６個のプロテクション情報を設定できる。

ＢＰ設定部２０２には３２個のタスクに対して３２個の
独立したＰを設定することができるため、４ＧＢ中の３
２箇所に独立したプロテクション管理空間を設定するこ
とができる。

３２ビツトの物理アドレスが与えられると、ＣＴＩＤ２
１８でアドレスされるＢＰ設定部２０２０１２ビットの
ＢＰ情報と、物理アドレスの上位の１２ビツトとを比較
器２０３で比較する。一致すると一致信号２０４を制御
部２５７へ出力する。

一方、プロテクション情報部は、ＣＴＩＤ２１８の５ビ
ツト、ページアドレスの下位８ビット合計１３ビットで
アドレスされるプロテクション情報２０７を、制御部２
５７へ出力する。

第１０図は、制御部２５７の構成例である。制御部２５
７には、ＢＣＵ４内部からプロテクション情報２０７と
、一致信号２０４が入力し、またＣＰＵ２からは、各種
要求信号が入力する。この各種要求信号は、マイクロコ
ンピュータ・システム図やＥＣＵ内部構成図には特に図
示していない。

第１Ｏ図におけるプロテクション情報２０７は、第９図
におけるディレクトリの構成図で示したものと同様で、
００の時、プログラム空間、０１の時データ空間（リー
ド／ライト可能）、１００時、データ空間（リード・オ
ンリ）を示している。

一致信号２０４がインアクティブの場合は、プロテクシ
ョン情報２０７の内容に係わらず、　ＣＰＵ２はカレン
トタスク以外のプログラム、データ空間にアクセス要求
をしているので、ＩＮＴＣ５に対して割り込み信号１８
を発生し例外を通知する。一致信号２０４がアクティブ
である場合には、プロテクション情報２０７の内容が有
効になる。

ＣＰＵ２からプログラム・フェッチ要求信号が発生した
時に、プロテクション情報２０７がプログラム空間を示
している場合、ＣＰＵ２からデータ書き込みまたはデー
タ読み出し信号が発生した時、プロテクション情報２０
７がデータ空間（リード／ライト可能）を示している場
合、ＣＰＵ２からデータ読み出し信号が発生した時、プ
ロテクション情報２０７がデータ空間（リードオンリ）
を示している場合に限り、割り込み信号１４はインアク
ティブとなり、上記以外に割り込ゐ信号１４がアクティ
ブとなりＩＮＴＣ５に例外を通知する。

本例の場合には、各タスクが、ＢＰ部でアドレスされた
重なりのないＩＭＢ空間を占有し、プロテクション情報
の内容に関係なく、他のタスクの空間をアクセスするこ
とができない構成となっている。しかし、各タスク間で
サブルーチンや、データを共有する場合もあり、この場
合には本構成では不都合となる。

第１１図は、プロテクション情報の中に、タスク間共有
空間の指定を設けた場合の、制御部２５７の構成を示し
ている。

第１１図におけるプロテクション情報２０７は３ビツト
構成で、００００時、固有プログラム空間、００１の時
、固有データ空間（リード／ライト可能）、０１０の時
、固有データ空間（リード・オンリ）、０１１０時、共
有プログラム空間、１０００時、共有データ空間（リー
ド／ライト可能）、１０１の時、共有データ空間（リー
ド・オンリ）を示している。

割り込み発生の論理は第１０図で説明した論理と全く同
様であり、一致信号２０４がアクティブである場合には
、タスク毎の固有空間に対するプロテクション情報２０
７との論理が満足されなければ割り込み信号１４を、一
致信号２０４がインアクティブである場合には、タスク
間の共有空間に対するプロテクション情報２０７との論
理が満足されなければ割り込み信号１８を、それぞれＩ
ＮＴＣ５に対し発生し例外を通知する。

本構成では、タスク毎に一応空間は分けられてはいるが
、所定の空間だけタスク間共有空間を設定することがで
きる。

本構成は１例であり、制御部２５７．プロテクション情
報２０７．ＢＰ部のアドレス幅などを変化させることで
種々のメモリ管理装置を構成できる。

〔発明の効果〕

以上説明したように、本発明ではＭＭＵなどのアドレス
変換機構を内蔵せず、簡単なプロテクション情報部と、
プロテクションのチエツク機構を設定することで、メモ
リへのアクセスにおけるプロテクションの管理を実現し
ているため、従来のマイクロコンピュータ・システムに
おいて必要であった、ＭＭＵなどのハードウェアや、大
掛かりな制御ロジックを削減することができ、マイクロ
コンピュータの設計コストや製造コストを低減すること
ができる。

また、単にプロテクションのチエツク機構だけを必要と
する利用者にとっては、ページ・テーブルの設定や、ミ
ス・ヒツトした際のディレクトリ入れ替えプログラムの
作成などのプログラム作成の負担が削減され、プロテク
ション情報の初期設定という簡単な作業だけでプロテク
ション管理ができるという効果がある。

また、マルチタスク環境においても、特別なアドレス変
換機構を備えずに、タスク間の不正なアクセスを検知し
、保護する機能を容易に実現することができる。

【図面の簡単な説明】

第１図は、第１．第２の実施例におけるマイクロコンピ
ュータ・システム図、第２図は、第１の実施例における
ＥＣＵ内部構成図、第３図は、第２の実施例におけるＢ
ＣＵ内部構成図、第４図は第３の実施例におけるマイク
ロコンピュータ・システム図、第５図は、第３の実施例
におけるＢＣＵ内部構成図、第６図は、従来例における
マイクロコンピュータ・システム図、第７図は、従来例
におけるＭＭＵの内部構成図。第８図は、従来例におけ
るＥＣＵの内部構成図、第９図は、ディレクトリの構成
図。第１０図、第１１図は、制御部２５７の内部構成図
である。１・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ、３・・・・・・ＭＭＵ、４・・・・・・ＢＣＵ
、５・・・・・・ＩＮＴＣ。６・・・・・・論理アドレス・バス、７・・・・・・物
理アドレス・バス、８・・・・・・アドレス・バス、９
・・・・・・データ・バス、１０・・・・・・内部デー
タ・バス、１１・・・・・・ページ・テーブル・オフセ
ット・データ、１２，１０７゜１０７−１，１０７−２
，２０７・・・・・・フロチクジョン情報、１３，１４
，１５，１８．１９・・・・・・割り込み信号、１６・
・・・・・リプレース要求信号、１７・・・・・・メモ
リ、４０．４１・・・・・・セット、４２゜４３・・・
・・・ディレクトリ、４４，４５，４６，４７゜１０４
．１０４−１，１０４−２・・・・・・一致信号、５３
．６０，６１，１０９・・・・・・セレクタ、４８゜４
９．５０，５１，１０３，１０３−１，１０３−２，２
０３・・・・・・比較器、５２・・・・・・加算器、５
５゜１０５．２０５・・・・・・データ・バッファ、５
４゜１０６．２０６・・・・・・アドレス・バッファ、
５６・・・・・ページ・テーブル指定信号、５７，１５
７゜２５７・・・・・・制御部、５８・・・・・・ＰＴ
ＥＰ、５９゜２１８・・・・・・ＣＴＩＤ、１０１，１
０１−１，１０１−２．２０１・・・・・・プロテクシ
ョン情報部、１０２゜１０２−１，１０２−２，２０２
・・・・・・ＢＰ部、１０８．２０８・・・・・・ペー
ジ・アドレス。代理人　弁理士　　内　原　　　晋

Claims

【特許請求の範囲】１、ＣＰＵと、メモリ空間へのアクセスを制御するバス
制御ユニットと、割り込みコントローラを内蔵するマイ
クロコンピュータにおいて、前記ＣＰＵは、前記メモリ
空間の全空間に対し、アドレス変換機構なしに一様にア
クセスすることが可能なアクセス手段を備え、且つ、前
記メモリ空間を所定の管理ブロックに分割し、該管理ブ
ロック単位にアクセスの手段を規定する情報を複数備え
たアクセス管理情報部と、前記ＣＰＵが該管理ブロック
へアクセスを実行した際、予め設定されている前記アク
セス管理情報部の情報に基づいて、該アクセスの手段が
妥当か否かを判断する判断部とを前記バス制御ユニット
内に内蔵し、前記判断部によってアクセスが妥当でない
と判断された場合には、前記判断部より前記割り込みコ
ントローラに対し、割り込み信号を出力することを特徴
としたメモリ管理装置。２、上記装置において、前記アクセス管理情報部が適用
できる空間を、前記メモリ空間の一部とし、該適用でき
る空間を指し示すための基準アドレス指定手段を設定す
ることを特徴とする特許請求の範囲第１項記載のメモリ
管理装置。３、上記装置において、前記アクセス管理情報部と、前
記基準アドレス指定手段を同一数分複数設け、前記アク
セス管理情報部が適用できる空間を複数、独立に設定す
ることを特徴とする特許請求の範囲第２項記載のメモリ
管理装置。４、上記装置において、マルチタスク動作環境において
は、前記アクセス管理情報部と前記基準アドレス指定手
段をタスクの数分設け、現在実行中のタスクを識別する
ための実行タスク識別手段と、該実行タスク識別手段に
対応した前記アクセス管理情報部と前記基準アドレス指
定手段を選択する手段を備え、前記ＣＰＵから生成され
たアドレスと、前記実行タスク識別手段に対応した前記
基準アドレス指定手段に不一致が発生した場合、前記割
り込みコントローラに対し割り込み信号を出力すること
を特徴とする特許請求の範囲第３項記載のメモリ管理装
置。