JPH01265341A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH01265341A JPH01265341A JP63093509A JP9350988A JPH01265341A JP H01265341 A JPH01265341 A JP H01265341A JP 63093509 A JP63093509 A JP 63093509A JP 9350988 A JP9350988 A JP 9350988A JP H01265341 A JPH01265341 A JP H01265341A
- Authority
- JP
- Japan
- Prior art keywords
- task
- memory
- memory access
- microcomputer
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はマルチタスクソフトウェア処理を行うマイクロ
コンピュータシステムに係り、そのメモリアクセス時の
保護機能に関するものである。
コンピュータシステムに係り、そのメモリアクセス時の
保護機能に関するものである。
（従来の技術）
マルチタスク処理を行うコンピュータシステムでは、特
定のタスクがバグやその他の要因により誤って自分の管
理範囲以外のメモリ領域をアクセスし、特に書き込みを
行うことによって他のタスクに影響を与えたり、あるい
はタスク管理を行うオペレーティングシステムのソフト
ウェアについての重要なパラメータやデータを破壊する
ことによりシステムダウンを引起こすというようなこと
がある。このようなシステムダウンを絶対に避けなけれ
ばならない各扛制御システムの場合には大変重要な問題
である。このためこのようなシステムではタスク、ジョ
ブをメモリ資源を利用する際の基本単位とし、それらが
アクセス可能なメモリ領域を決め、何等かの方法でそれ
以外のメモリ領域のアクセスを排他することが必要とな
る。この様な問題に対して従来は外部的には同等対策を
行わず、システム可動以前のデバッキングの段階で、前
記のようなことが確実に起こらないことを徹底的に検証
するか、あるいはハードウェア的に種々の方法、例えば
メモリ領域ごとに設けたアクセス制御スイッチ等の方法
により対処していた。
定のタスクがバグやその他の要因により誤って自分の管
理範囲以外のメモリ領域をアクセスし、特に書き込みを
行うことによって他のタスクに影響を与えたり、あるい
はタスク管理を行うオペレーティングシステムのソフト
ウェアについての重要なパラメータやデータを破壊する
ことによりシステムダウンを引起こすというようなこと
がある。このようなシステムダウンを絶対に避けなけれ
ばならない各扛制御システムの場合には大変重要な問題
である。このためこのようなシステムではタスク、ジョ
ブをメモリ資源を利用する際の基本単位とし、それらが
アクセス可能なメモリ領域を決め、何等かの方法でそれ
以外のメモリ領域のアクセスを排他することが必要とな
る。この様な問題に対して従来は外部的には同等対策を
行わず、システム可動以前のデバッキングの段階で、前
記のようなことが確実に起こらないことを徹底的に検証
するか、あるいはハードウェア的に種々の方法、例えば
メモリ領域ごとに設けたアクセス制御スイッチ等の方法
により対処していた。
また近年１６ビツト以上のマイクロコンピュータでは仮
想記憶をサポートするものがあり、このためのＭＭＵ
（メモリ管理ユニット、ＣＰＵ内蔵のものもある）の内
部にメモリ保護メカニズムを内蔵するものがあり、これ
を利用することもある。
想記憶をサポートするものがあり、このためのＭＭＵ
（メモリ管理ユニット、ＣＰＵ内蔵のものもある）の内
部にメモリ保護メカニズムを内蔵するものがあり、これ
を利用することもある。
（発明が解決しようとする課題）
しかるに従来の事前の検証による方法では不意の暴走に
は対処できないことは明かであり、完全にバグを潰すた
めにデバッキングに要する時間が大きくなり、開発工程
において不利であるという問題がある。次にハードウェ
アによる方法ではメモリアクセスのための回路が複雑に
なり、コストの増加、信頼性の低下、他のシステムに応
用が効かない等の問題がある。また、コンピュータのア
ーキテクチュア自身がメモリ保護機能を有するものの応
用では、大半の１６−８ビツトマイクロコンピユータで
はサポートされていないので高性能なマイクロコンピュ
ータを利用しなくてもよいシステムでは無理があるとい
った問題がある。
は対処できないことは明かであり、完全にバグを潰すた
めにデバッキングに要する時間が大きくなり、開発工程
において不利であるという問題がある。次にハードウェ
アによる方法ではメモリアクセスのための回路が複雑に
なり、コストの増加、信頼性の低下、他のシステムに応
用が効かない等の問題がある。また、コンピュータのア
ーキテクチュア自身がメモリ保護機能を有するものの応
用では、大半の１６−８ビツトマイクロコンピユータで
はサポートされていないので高性能なマイクロコンピュ
ータを利用しなくてもよいシステムでは無理があるとい
った問題がある。
本発明の目的はどの様なマイクロコンピュータにおいて
も比較的単純に、かつ安価にメモリアクセス時の保護機
能を実現するために、メモリ保護のみを目的として、マ
イクロコンピュータのバス、制御線に接続し、簡単なコ
マンド制御によりタスク別のメモリ保護を実現するメモ
リアクセス制御装置を提供することにある。
も比較的単純に、かつ安価にメモリアクセス時の保護機
能を実現するために、メモリ保護のみを目的として、マ
イクロコンピュータのバス、制御線に接続し、簡単なコ
マンド制御によりタスク別のメモリ保護を実現するメモ
リアクセス制御装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明のメモリアクセス制御装置は、マルチタスク処理
を行うマイクロコンピュータシステムにあって、タスク
別のタスクＩＤナンバとそのタスクがアクセス可能なア
ドレス領域を予め設定登録する手段と、メモリアクセス
時に前記タスクＩＤナンバを通知するとアドレスバスを
常に監視する手段と、前記タスクＩＤナンバと異なる不
当なアクセス時には直ちにＣＰＵに命令サイクルを中止
させる手段とからなることに特徴を有する。
を行うマイクロコンピュータシステムにあって、タスク
別のタスクＩＤナンバとそのタスクがアクセス可能なア
ドレス領域を予め設定登録する手段と、メモリアクセス
時に前記タスクＩＤナンバを通知するとアドレスバスを
常に監視する手段と、前記タスクＩＤナンバと異なる不
当なアクセス時には直ちにＣＰＵに命令サイクルを中止
させる手段とからなることに特徴を有する。
（作用）
本発明のメモリアクセス制御装置によれば、初期時に各
タスク毎にタスクを識別するためのＩＤナンバとアクセ
ス可能なアドレス領域が登録される。オペレーティング
システムのディスパッチャはタスクのスイッチングを行
う際必ず前記タスクＩＤナンバを通知すると、その後は
マイクロコンピュータがメモリサイクルに入ったときに
は必ずアドレスバスを監視し、マイクロプロセッサの出
力するアドレスがアクセス可能範囲外なら直ちにマイク
ロコンピュータに命令して中断させ、このような不当ア
クセスを排除してメモリ保護を行う。
タスク毎にタスクを識別するためのＩＤナンバとアクセ
ス可能なアドレス領域が登録される。オペレーティング
システムのディスパッチャはタスクのスイッチングを行
う際必ず前記タスクＩＤナンバを通知すると、その後は
マイクロコンピュータがメモリサイクルに入ったときに
は必ずアドレスバスを監視し、マイクロプロセッサの出
力するアドレスがアクセス可能範囲外なら直ちにマイク
ロコンピュータに命令して中断させ、このような不当ア
クセスを排除してメモリ保護を行う。
（実施例）
本発明の一実施例を第１図乃至第４図により説明する。
第２図はメモリアクセス制御装置のブロック図である。
図においてマイクロコンピュータ１はＺ８０（商品名）
である。メモリアクセス制御装置２にはマイクロコンピ
ュータ１とメモリ３との間にアドレスバス、データバス
がそれぞれ接続されている。４はデコーダであり、５．
６．７．８はＯＲゲートである。メモリアクセス制御装
置２はＩＣであって、どんな形態のものでもよいが、い
ずれにせよシステムロックが必要となるため、外付けの
クロックを作らずＣＰＵ用のクロックを使うならマイク
ロプログラミング方式は使用できず、ワイヤドロシック
方式やアレイ方式のＡＳＩＣで構成される。これらシス
テムを制御するそれぞれの制御線はゲートやバッファを
介して、またＩＮＴ端子はマイクロコンピュータ１のＩ
ＮＴ端子に接続されている。メモリアクセス制御装置２
のＷＲＥ信号は同装置２のＭＷＲＩＴＥ信号とＡＮＤ処
理を取り、メモリシステムのＭＷＲＩＴＥ信号としてメ
モリ３に接続される。第２図は単純化されたものであり
実際のシステムでは割り込みコントローラ等種々の周辺
機器が使用されるので実際にはもっと複雑になる。第４
図はアドレスディスクリブタと呼ばれるメモリアクセス
制御装置２に登録されるタスクのアクセス許可情報であ
って、各タスクのＩＤナンバが付けられコード別、デー
タ別にアクセス可能範囲がそれぞれ設定され登録される
。このアドレスディスクリブタは最大２５６個登録可能
である。第３図はメモリアクセス制御装置２のレジスタ
構成とコントロールレジスタの内容である。初期設定の
フローは、（１）登録モードにてＷＲＥ端子、ＩＮＴ端
子の使用、未使用およびベクタレジスタにベクタをセッ
トする。
である。メモリアクセス制御装置２にはマイクロコンピ
ュータ１とメモリ３との間にアドレスバス、データバス
がそれぞれ接続されている。４はデコーダであり、５．
６．７．８はＯＲゲートである。メモリアクセス制御装
置２はＩＣであって、どんな形態のものでもよいが、い
ずれにせよシステムロックが必要となるため、外付けの
クロックを作らずＣＰＵ用のクロックを使うならマイク
ロプログラミング方式は使用できず、ワイヤドロシック
方式やアレイ方式のＡＳＩＣで構成される。これらシス
テムを制御するそれぞれの制御線はゲートやバッファを
介して、またＩＮＴ端子はマイクロコンピュータ１のＩ
ＮＴ端子に接続されている。メモリアクセス制御装置２
のＷＲＥ信号は同装置２のＭＷＲＩＴＥ信号とＡＮＤ処
理を取り、メモリシステムのＭＷＲＩＴＥ信号としてメ
モリ３に接続される。第２図は単純化されたものであり
実際のシステムでは割り込みコントローラ等種々の周辺
機器が使用されるので実際にはもっと複雑になる。第４
図はアドレスディスクリブタと呼ばれるメモリアクセス
制御装置２に登録されるタスクのアクセス許可情報であ
って、各タスクのＩＤナンバが付けられコード別、デー
タ別にアクセス可能範囲がそれぞれ設定され登録される
。このアドレスディスクリブタは最大２５６個登録可能
である。第３図はメモリアクセス制御装置２のレジスタ
構成とコントロールレジスタの内容である。初期設定の
フローは、（１）登録モードにてＷＲＥ端子、ＩＮＴ端
子の使用、未使用およびベクタレジスタにベクタをセッ
トする。
（２）アドレスディスクリブタを全てセットする。
（３）実行モードに移るとなる。
次に、上記のように構成される本実施例の作用について
説明する。マルチタスクシステムを制御するオペレーテ
ィングシステムは、タスクのディスバッチの際必ずこれ
から実行するタスクのＩＤナンバを通知しメモリアクセ
ス制御装置２のレジスタに書き込む。この時点でメモリ
アクセス制御装置２はこのＩＤナンバのアドレスディス
クリブタを選定し、ＣＰＵがメモリサイクルに入った時
には必ずアドレスバスの監視を始める。但し書き込み直
後のフェッチサイクルはすべて無視する。
説明する。マルチタスクシステムを制御するオペレーテ
ィングシステムは、タスクのディスバッチの際必ずこれ
から実行するタスクのＩＤナンバを通知しメモリアクセ
ス制御装置２のレジスタに書き込む。この時点でメモリ
アクセス制御装置２はこのＩＤナンバのアドレスディス
クリブタを選定し、ＣＰＵがメモリサイクルに入った時
には必ずアドレスバスの監視を始める。但し書き込み直
後のフェッチサイクルはすべて無視する。
（レジスタの復元、ＲＥＴ命令実行のため）。
アドレス監視のタイミングは、ＭＲＥＡＤ信号。
ＭＷＲＩＴＥ信号、ＣＦＥＴＣＨ信号のいずれかがアク
ティブになり、τ１信号がネガティブの場合である。こ
の時アドレスバスの確定したアドレスがアドレスディス
クリブタの指定するアドレス許可範囲でなければ、メモ
リアクセス制御装置２は直ちにバーストモードに入り、
初期設定時に決められていれば、ＩＮＴ信号、ＷＲＥ信
号をそれぞれアクティブにする期間は、ＩＮＴ信号は割
り込みが確認されるまで、ＷＲＥ信号は現在実行中の命
令が終了するまで（次のフェッチがあるまで）となる。
ティブになり、τ１信号がネガティブの場合である。こ
の時アドレスバスの確定したアドレスがアドレスディス
クリブタの指定するアドレス許可範囲でなければ、メモ
リアクセス制御装置２は直ちにバーストモードに入り、
初期設定時に決められていれば、ＩＮＴ信号、ＷＲＥ信
号をそれぞれアクティブにする期間は、ＩＮＴ信号は割
り込みが確認されるまで、ＷＲＥ信号は現在実行中の命
令が終了するまで（次のフェッチがあるまで）となる。
このようにして不当なアクセスは排除され、タスクごと
のメモリ保護が実現する。
のメモリ保護が実現する。
このようなメモリアクセス制御装置２を使用すれば、ハ
ードウェア、ソフトウェアとも簡単な構成および手続き
でタスク毎のメモリ保護を実現することが出来る。これ
によりマルチタスクシステムにおいて、コストの増加を
招かず、適用するアプリケーションに最適なマイクロコ
ンピュータで信頼性の高いシステムが構築可能となる。
ードウェア、ソフトウェアとも簡単な構成および手続き
でタスク毎のメモリ保護を実現することが出来る。これ
によりマルチタスクシステムにおいて、コストの増加を
招かず、適用するアプリケーションに最適なマイクロコ
ンピュータで信頼性の高いシステムが構築可能となる。
尚、本実施例では本装置をシステムの中に組込んで説明
したが、システムの中に組込まずにマイクロプロセッサ
と一対にしたピギーバック（複数のＩＣを実装し、ＣＰ
Ｕのソケットに挿入出来るようにインタフェースを合せ
たもの）としてデパック時のみ使用するようにしても同
様な機能を発揮することが出来る。
したが、システムの中に組込まずにマイクロプロセッサ
と一対にしたピギーバック（複数のＩＣを実装し、ＣＰ
Ｕのソケットに挿入出来るようにインタフェースを合せ
たもの）としてデパック時のみ使用するようにしても同
様な機能を発揮することが出来る。
［発明の効果］
本発明のメモリアクセス制御装置は、マルチタスクシス
テムにおいて不可欠なメモリアクセス保護機能を独自に
提供するものであり、しがも非常に単純なアルゴリズム
でメモリ保護を実現することで、この利用方法は簡単、
単純になるので、コストの増大を招かず、しかも信頼性
の高い完全なマルチタスクシステムを実現することが出
来る。
テムにおいて不可欠なメモリアクセス保護機能を独自に
提供するものであり、しがも非常に単純なアルゴリズム
でメモリ保護を実現することで、この利用方法は簡単、
単純になるので、コストの増大を招かず、しかも信頼性
の高い完全なマルチタスクシステムを実現することが出
来る。
第１図は本発明の一実施例を示すメモリアクセス制御装
置のブロック図、第２図はＺ８ｏ（商品名）マイクロコ
ンピュータを用いたメモリアクセス制御装置のブロック
図、第３図はメモリアクセス制御装置のレジスタの構成
図、第４図はアドレスディスクリブタの構成図である。 １・・・ＣＰＵ。 ２・・・メモリアクセス制御装置 ３・・・メモリブロック 代理人 弁理士 則 近 憲 佑
置のブロック図、第２図はＺ８ｏ（商品名）マイクロコ
ンピュータを用いたメモリアクセス制御装置のブロック
図、第３図はメモリアクセス制御装置のレジスタの構成
図、第４図はアドレスディスクリブタの構成図である。 １・・・ＣＰＵ。 ２・・・メモリアクセス制御装置 ３・・・メモリブロック 代理人 弁理士 則 近 憲 佑
Claims (1)
- マルチタスク処理を行うマイクロコンピュータシステム
にあって、タスク別のタスクＩＤナンバとそのタスクが
アクセス可能なアドレス領域を予め設定登録する手段と
、メモリアクセス時に前記タスクＩＤナンバを通知する
とアドレスバスを常に監視する手段と、前記タスクＩＤ
ナンバと異なる不当なアクセス時には直ちにＣＰＵに命
令サイクルを中止させる手段とからなることを特徴とす
るメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093509A JPH01265341A (ja) | 1988-04-18 | 1988-04-18 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093509A JPH01265341A (ja) | 1988-04-18 | 1988-04-18 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265341A true JPH01265341A (ja) | 1989-10-23 |
Family
ID=14084316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093509A Pending JPH01265341A (ja) | 1988-04-18 | 1988-04-18 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01265341A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04117541A (ja) * | 1990-09-07 | 1992-04-17 | Nec Corp | メモリ管理装置 |
| JP2009518742A (ja) * | 2005-12-08 | 2009-05-07 | アギア システムズ インコーポレーテッド | マイクロコントローラにおけるデータの安全な取扱いのための方法および装置 |
| US8713217B2 (en) | 2009-04-14 | 2014-04-29 | Nec Corporation | Permitting access of slave device from master device based on process ID's |
-
1988
- 1988-04-18 JP JP63093509A patent/JPH01265341A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04117541A (ja) * | 1990-09-07 | 1992-04-17 | Nec Corp | メモリ管理装置 |
| JP2009518742A (ja) * | 2005-12-08 | 2009-05-07 | アギア システムズ インコーポレーテッド | マイクロコントローラにおけるデータの安全な取扱いのための方法および装置 |
| US8713217B2 (en) | 2009-04-14 | 2014-04-29 | Nec Corporation | Permitting access of slave device from master device based on process ID's |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5751950A (en) | Secure power supply for protecting the shutdown of a computer system | |
| US4959860A (en) | Power-on password functions for computer system | |
| US5901312A (en) | Providing application programs with unmediated access to a contested hardware resource | |
| US10223290B2 (en) | Processing device with sensitive data access mode | |
| EP0312194B1 (en) | Data processor having two modes of operation | |
| US11675526B2 (en) | Memory-access control | |
| EP0702297B1 (en) | A data processor with breakpoint circuit | |
| US20120144140A1 (en) | Memory Protection Unit and a Method for Controlling an Access to a Memory Device | |
| JPH02287635A (ja) | マイクロコンピュータ，マイクロプロセッサおよびコア・プロセッサ集積回路用デバッグ周辺装置 | |
| JPS6133218B2 (ja) | ||
| US6141774A (en) | Peripheral device with access control | |
| EP0902367B1 (en) | Data processing unit with debug capabilities | |
| US6105140A (en) | Secure power supply | |
| US5390332A (en) | Method and apparatus for performing a takeover of a microprocessor | |
| JPH02250110A (ja) | チャンネル間の通信機能を有する専用サービス・プロセッサ | |
| AU5353390A (en) | Information processing system emulation apparatus and method | |
| US4914578A (en) | Method and apparatus for interrupting a coprocessor | |
| US6968410B2 (en) | Multi-threaded processing of system management interrupts | |
| US4758950A (en) | Method and apparatus for selectively delaying an interrupt of a coprocessor | |
| US5003468A (en) | Guest machine execution control system for virutal machine system | |
| JPH01265341A (ja) | メモリアクセス制御装置 | |
| EP0575171A2 (en) | Enhanced system management method and apparatus | |
| US6915247B1 (en) | Computer system | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| JPH02264339A (ja) | 情報処理装置 |