JPH04117834A - デジタル伝送回路 - Google Patents
デジタル伝送回路Info
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- JPH04117834A JPH04117834A JP2237594A JP23759490A JPH04117834A JP H04117834 A JPH04117834 A JP H04117834A JP 2237594 A JP2237594 A JP 2237594A JP 23759490 A JP23759490 A JP 23759490A JP H04117834 A JPH04117834 A JP H04117834A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デジタル伝送回路、特にその出力レベル（
Ｈレベル及びＬレベル）のドリフトを補償する回路に関
するものである。
Ｈレベル及びＬレベル）のドリフトを補償する回路に関
するものである。
第９図および第１Ｏ図はソース結合電界効果トランジス
タを用いた従来のデジタル伝送回路のブロック図及び回
路構成を示し、図において、ｌは差動増幅回路てあり、
Ｑ、、Ｑ２はソース結合スイッチを構成する電界効果ト
ランジスタ（以下ＦＥＴと略す）、Ｚ、、Ｚ２は前記Ｆ
ＥＴＱ、、Ｑ２の負荷、Ｑ３はＦＥＴＱ５．Ｑ２のソー
ス端子をソース供給電源に接続する定電流負荷となるＦ
ＥＴである。ｙ ｓｓは伝送回路のソース供給電源であ
り、回路のドレイン供給電源端子はグランドに接続され
ている。
タを用いた従来のデジタル伝送回路のブロック図及び回
路構成を示し、図において、ｌは差動増幅回路てあり、
Ｑ、、Ｑ２はソース結合スイッチを構成する電界効果ト
ランジスタ（以下ＦＥＴと略す）、Ｚ、、Ｚ２は前記Ｆ
ＥＴＱ、、Ｑ２の負荷、Ｑ３はＦＥＴＱ５．Ｑ２のソー
ス端子をソース供給電源に接続する定電流負荷となるＦ
ＥＴである。ｙ ｓｓは伝送回路のソース供給電源であ
り、回路のドレイン供給電源端子はグランドに接続され
ている。
次に動作について説明する。
一般に、ＦＥＴのドレイン電流をＩ ｏｓ、ドレイン電
位を■。、ゲート電位を■６、ソース電位をｖ８、デー
１〜のしきい値電圧をＶ’ｒＨとすると、ＦＥＴの静特
性は、 飽和領域： Ｉ Ｄｓ＝ｋ （ＶＧ ＶＳ Ｖｒ＋
＋） ’： ０ ＜ＶＧ ＶＳ ＶＴＨ≦ＶＤ
ＶＳ非飽和領域： Ｔ ｏｓ”Ｋ （２（Ｖａ Ｖｓ
Ｖｔ１ｌ）（Ｖｏ −ＶＳ ）−（ｖＤ−ｖｓ ）
２： Ｖｏ Ｖｓ ＜Ｖｃ Ｖｓ ’Ｖｔ＋＋ス
イッチオフ領域 ＴＤＳ＝０ ：ｖｏ−ｖｓ−ｖ、、、≦０ と表される。ただし、Ｋはトランスコンダクタンスであ
る。
位を■。、ゲート電位を■６、ソース電位をｖ８、デー
１〜のしきい値電圧をＶ’ｒＨとすると、ＦＥＴの静特
性は、 飽和領域： Ｉ Ｄｓ＝ｋ （ＶＧ ＶＳ Ｖｒ＋
＋） ’： ０ ＜ＶＧ ＶＳ ＶＴＨ≦ＶＤ
ＶＳ非飽和領域： Ｔ ｏｓ”Ｋ （２（Ｖａ Ｖｓ
Ｖｔ１ｌ）（Ｖｏ −ＶＳ ）−（ｖＤ−ｖｓ ）
２： Ｖｏ Ｖｓ ＜Ｖｃ Ｖｓ ’Ｖｔ＋＋ス
イッチオフ領域 ＴＤＳ＝０ ：ｖｏ−ｖｓ−ｖ、、、≦０ と表される。ただし、Ｋはトランスコンダクタンスであ
る。
いま第１０図において、ＦＥＴはすべて飽和領域で動作
していると仮定する。
していると仮定する。
まず、デジタル伝送回路の直流特性について述へる。
図において、ソース結合ＦＥＴＱ、およびＱ２のそれぞ
れのゲート端子ＩＮ、ＩＮに各々直流電圧Ｖ ＩＮ、
ＶＩＮを入力したとする。この時、ＦＥＴＱ、、Ｑ、
各々のトレイン電流をＩ、、Ｉ２、定電流負荷ＦＥＴＱ
３に流れる電流を１゜とする。
れのゲート端子ＩＮ、ＩＮに各々直流電圧Ｖ ＩＮ、
ＶＩＮを入力したとする。この時、ＦＥＴＱ、、Ｑ、
各々のトレイン電流をＩ、、Ｉ２、定電流負荷ＦＥＴＱ
３に流れる電流を１゜とする。
ところで、上記デジタル伝送回路において、ＦＥＴＱ、
、Ｑ、及び負荷２．．２２の特性か等しい時、ＦＥＴＱ
、、Ｑ２の各々のドレイン端子ＯＵＴ、 ＯＵＴより
取り出される出力電圧Ｖ。Ｕ□、Ｖ ＯＬｌ ’ｒは、
ＦＥＴＱ、、Ｑ２の負荷を２．−２２７とすると、 １、 ＝Ｔ、 ＋１２ Ｖ、、Ｔ ＝−Ｚ −１。
、Ｑ、及び負荷２．．２２の特性か等しい時、ＦＥＴＱ
、、Ｑ２の各々のドレイン端子ＯＵＴ、 ＯＵＴより
取り出される出力電圧Ｖ。Ｕ□、Ｖ ＯＬｌ ’ｒは、
ＦＥＴＱ、、Ｑ２の負荷を２．−２２７とすると、 １、 ＝Ｔ、 ＋１２ Ｖ、、Ｔ ＝−Ｚ −１。
Ｖｏ、Ｔ ＝−Ｚ −Ｉ２
であるから、その電圧特性は第９図のようになり、ＩＮ
に一定電圧を加えた時、電圧利得［：Ｖ ｏ、。
に一定電圧を加えた時、電圧利得［：Ｖ ｏ、。
／ （Ｖ、Ｎ−□Ｖ、Ｎ） ）は傾きＧ。で、出力電圧
はｖｏ、、＝Ｇ、−（Ｖ、Ｎ−Ｖ、、） −Ｚ −Ｉｏ
／２と表される。
はｖｏ、、＝Ｇ、−（Ｖ、Ｎ−Ｖ、、） −Ｚ −Ｉｏ
／２と表される。
次に、」１記デジタル伝送回路のパルス応答について述
へる。
へる。
ＩＮに一定電圧■１、ＩＮに第１２図（ａ）に示すマー
ク率１／２のパルス信号Ｆ１ゎ（１）を入力したとする
。また、信号の入出力は第１ｊ図で示さ・・・■ れる入出力特性の線形領域（入力信号がリニア増幅され
る領域）で行われるとする。この時、出力ＯＵＴでの出
力信号をＦ。ｌ、エ （１）とし、さらに回路の電圧利
得に周波数依存性がない場合、上記０式より、 Ｆｏ、Ｔ （ｔ） −Ｇｏ −（Ｆ、、（ｔ）−ＶＲ
）−Ｚ−１，／２ で与えられる。
ク率１／２のパルス信号Ｆ１ゎ（１）を入力したとする
。また、信号の入出力は第１ｊ図で示さ・・・■ れる入出力特性の線形領域（入力信号がリニア増幅され
る領域）で行われるとする。この時、出力ＯＵＴでの出
力信号をＦ。ｌ、エ （１）とし、さらに回路の電圧利
得に周波数依存性がない場合、上記０式より、 Ｆｏ、Ｔ （ｔ） −Ｇｏ −（Ｆ、、（ｔ）−ＶＲ
）−Ｚ−１，／２ で与えられる。
ところが、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを
用いた場合、低周波（１００ｋＨｚ以下）でＦＥＴのデ
バイスパラメータであるトランスコンダクタンスｇｍあ
るいはドレインコンダクタンスＧｄか周波数依存性を持
つため、回路特性に影響を及ぼし、回路の利得は第１３
図に示すようにＤＣから徐々に低下するような周波数依
存性が現れる。デジタル伝送の場合、入力信号はマーク
率か常時変化するパルス信号であるが、パルス波形はマ
ーク率に依存するＤＣ成分と高周波成分を含み、前記周
波数依存性によりそれぞれの成分に対して利得が異なる
ため、高周波の振幅に対してＤＣレベルが大きく変動し
、これに伴って出力レベル（Ｈレベル及びＬレベル）に
変化か生じる。
用いた場合、低周波（１００ｋＨｚ以下）でＦＥＴのデ
バイスパラメータであるトランスコンダクタンスｇｍあ
るいはドレインコンダクタンスＧｄか周波数依存性を持
つため、回路特性に影響を及ぼし、回路の利得は第１３
図に示すようにＤＣから徐々に低下するような周波数依
存性が現れる。デジタル伝送の場合、入力信号はマーク
率か常時変化するパルス信号であるが、パルス波形はマ
ーク率に依存するＤＣ成分と高周波成分を含み、前記周
波数依存性によりそれぞれの成分に対して利得が異なる
ため、高周波の振幅に対してＤＣレベルが大きく変動し
、これに伴って出力レベル（Ｈレベル及びＬレベル）に
変化か生じる。
上記現象について、マーク率が異なるパルスを入力した
ときその出力を比較する。
ときその出力を比較する。
第１２（ａ、）に示したようなマーク率１／２の信号Ｆ
ＩＮ（１／□、（ｔ）を入力した場合と、第１２図（
ｂ）に示したようなマーク率１／８の信号Ｆ １Ｎｔ＋
ｙｓ＋ （ｔ）を入力した場合について考える。
ＩＮ（１／□、（ｔ）を入力した場合と、第１２図（
ｂ）に示したようなマーク率１／８の信号Ｆ １Ｎｔ＋
ｙｓ＋ （ｔ）を入力した場合について考える。
第１２図（ａ）及び（ｂ）のパルスをＤＣ成分と高周波
成分に分けて示すと以下のようになる。
成分に分けて示すと以下のようになる。
Ｆ ＩＮ＋１／２１ （ｊ） −８６＋ ａ 、・−■
Ｆ ＋ＮＬ＋ｉｓ＋ （ｊ） −Ｃ。十Ｃ１−■ただし
、 （Ｌｌ （Ｉ−（Ｉ、）／２） （２（Ｈ−Ｌ）／π） Σ（１／（２ｎ−１））・ｓ
ｉｎ （２（２ｎ−１） πｔ／Ｔ））（Ｌｌ
（Ｈ−Ｌ）／８）。
Ｆ ＋ＮＬ＋ｉｓ＋ （ｊ） −Ｃ。十Ｃ１−■ただし
、 （Ｌｌ （Ｉ−（Ｉ、）／２） （２（Ｈ−Ｌ）／π） Σ（１／（２ｎ−１））・ｓ
ｉｎ （２（２ｎ−１） πｔ／Ｔ））（Ｌｌ
（Ｈ−Ｌ）／８）。
（２（Ｈ−Ｌ）／π）Σ （（１／ｎ）・ｃｏｓ （２
ｎπｔ／Ｔ−ｎπ／８）・ｓ ｉ ｎ （ｎ ｔ／８
） ） いま、ＤＣの電圧利得をＧ。、１００ｋＨｚ以上での電
圧利得をＧ＋ ｌ／Ｔ）１００ｋＨｚとすると、出
力信号Ｆ ｏｕアは各々のマーク率の信号に対して次の
ように表せる。
ｎπｔ／Ｔ−ｎπ／８）・ｓ ｉ ｎ （ｎ ｔ／８
） ） いま、ＤＣの電圧利得をＧ。、１００ｋＨｚ以上での電
圧利得をＧ＋ ｌ／Ｔ）１００ｋＨｚとすると、出
力信号Ｆ ｏｕアは各々のマーク率の信号に対して次の
ように表せる。
Ｆｏｕ’ｒｎ、’□、（ｔ） −Ｇｏ ’ＶＲＺ ’
Ｉｏ ／２＋（Ｇｏ Ｇ＋ ） ’ ａｏ 十Ｃｙ
＋ ・ＦＩＮ＋１／２） （ｔ） −■ＦＯＬＩＴ
（１／８） （ｔ） −Ｇｏ−ＶＲＺ−Ｔｏ ／２＋（
Ｇｏ Ｃｚ ）’ Ｃ６十Ｇ＋ ・ＦＩＮＮ／８１
（ｊ）−■出力の波形は第１２図を示す。
Ｉｏ ／２＋（Ｇｏ Ｇ＋ ） ’ ａｏ 十Ｃｙ
＋ ・ＦＩＮ＋１／２） （ｔ） −■ＦＯＬＩＴ
（１／８） （ｔ） −Ｇｏ−ＶＲＺ−Ｔｏ ／２＋（
Ｇｏ Ｃｚ ）’ Ｃ６十Ｇ＋ ・ＦＩＮＮ／８１
（ｊ）−■出力の波形は第１２図を示す。
■、■式で表された信号のレベル差（式■−式■）は、
Ｆ ＯＬＩ？＋１／２） （ｔ） Ｆｏｕｔｎｚｓ＋
（ｔ）＝ （Ｇｏ −Ｇ＋ ） （ａｏ −ｃｏ
） −１−Ｇ（Ｆ ＩＮ（＋／２） （ｔ） Ｆ
＋□＋ｙｇ＋ （ｔ） ） ・・■上式■におい
て、第２項は出力レベル（Ｈレベル及びＬレベル）の変
動を生じないので、マーク率１／２と１／８の信号ては
△Ｄ Ｃ（１／２−１／８） −（Ｇｏ −Ｃｚ ）
（ａｏ −Ｃｏ ）だけ、つまり、 （ＤＣでの電圧
利得−高周波での電圧利得）・ （入力信号のＤＣレベ
ル差）たけ出力レベル（Ｈレベル及びＬレベル）の変動
が生じることになる。
（ｔ）＝ （Ｇｏ −Ｇ＋ ） （ａｏ −ｃｏ
） −１−Ｇ（Ｆ ＩＮ（＋／２） （ｔ） Ｆ
＋□＋ｙｇ＋ （ｔ） ） ・・■上式■におい
て、第２項は出力レベル（Ｈレベル及びＬレベル）の変
動を生じないので、マーク率１／２と１／８の信号ては
△Ｄ Ｃ（１／２−１／８） −（Ｇｏ −Ｃｚ ）
（ａｏ −Ｃｏ ）だけ、つまり、 （ＤＣでの電圧
利得−高周波での電圧利得）・ （入力信号のＤＣレベ
ル差）たけ出力レベル（Ｈレベル及びＬレベル）の変動
が生じることになる。
従来のデジタル伝送回路は以上のように構成されていた
ので、低周波領域でＧａＡｓＭＥＳＦＥＴのデジタルパ
ラメータの変動により回路利得に第１３図に示すような
周波数依存性があるため、入力信号のマーク率によって
出力レベルが変動するという問題点があった。
ので、低周波領域でＧａＡｓＭＥＳＦＥＴのデジタルパ
ラメータの変動により回路利得に第１３図に示すような
周波数依存性があるため、入力信号のマーク率によって
出力レベルが変動するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力信号のマーク率に係わらず、出力レベル
の変動を抑えることのできるデジタル伝送回路を提供す
ることを目的とする。
たもので、入力信号のマーク率に係わらず、出力レベル
の変動を抑えることのできるデジタル伝送回路を提供す
ることを目的とする。
この発明に係るデジタル伝送回路は、デジタル回路の入
力と出力との間に挿入され、デジタル信号に直流信号成
分を重畳するＤＣレベルシフト回路と、デジタル信号の
直流信号成分を検出するマーク率検出回路とを備え、該
マーク率検出回路出力でもって上記ＤＣレベルシフト回
路を制御するようにしたものである。
力と出力との間に挿入され、デジタル信号に直流信号成
分を重畳するＤＣレベルシフト回路と、デジタル信号の
直流信号成分を検出するマーク率検出回路とを備え、該
マーク率検出回路出力でもって上記ＤＣレベルシフト回
路を制御するようにしたものである。
〔作用〕
この発明においては、マーク率に依存する直流信号成分
を検出し、その検出信号に応じた直流信号成分を出力す
るようＤＣレベルシフト回路を制御して出力信号レベル
のドリフトを補償するようにしたので、入力信号のマー
ク率が変化しても出力信号レベルを一定に保つことかで
きる。
を検出し、その検出信号に応じた直流信号成分を出力す
るようＤＣレベルシフト回路を制御して出力信号レベル
のドリフトを補償するようにしたので、入力信号のマー
ク率が変化しても出力信号レベルを一定に保つことかで
きる。
第１図および第２図はこの発明の一実施例によるデジタ
ル伝送回路のブロック図及び回路構成図であり、第９図
及び第１０図と同一符号は同一または相当部分を示し、
図において、１は差動増幅回路、２はマーク率検出回路
、３はＤＣレベルシフト回路であり、本実施例ではマー
ク率を差動増幅回路１の入力側にて検出し、デジタル入
力信号が増幅処理されてから増幅回路１の出力端にて補
正を行なう構成としている。
ル伝送回路のブロック図及び回路構成図であり、第９図
及び第１０図と同一符号は同一または相当部分を示し、
図において、１は差動増幅回路、２はマーク率検出回路
、３はＤＣレベルシフト回路であり、本実施例ではマー
ク率を差動増幅回路１の入力側にて検出し、デジタル入
力信号が増幅処理されてから増幅回路１の出力端にて補
正を行なう構成としている。
差動増幅回路１において、Ｑ４．Ｑ、はソースフォロア
を構成するＦＥＴ、Ｄ、、Ｄ２及びＤ３゜Ｄ４は前記Ｆ
ＥＴＱ４ 、Ｑ６のソース端子に各々接続されたレベル
シフト用ダイオード、Ｑ５．Ｑ７は前記ダイオードＤ２
．Ｄ４のカソード端子をソース供給電源に接続する定電
流負荷となるＦＥＴである。
を構成するＦＥＴ、Ｄ、、Ｄ２及びＤ３゜Ｄ４は前記Ｆ
ＥＴＱ４ 、Ｑ６のソース端子に各々接続されたレベル
シフト用ダイオード、Ｑ５．Ｑ７は前記ダイオードＤ２
．Ｄ４のカソード端子をソース供給電源に接続する定電
流負荷となるＦＥＴである。
また、前記マーク率検出回路２において、Ｑ４ｒＱ、は
ソース結合スイッチを構成するＦＥＴ、Ｒ１Ｒ２は前記
ＦＥＴＱ、、Ｑ５の負荷となる抵抗器、Ｃ３は前記変抵
抗Ｒ３と並列に接続され、前記ＦＥＴＱ４のドレインを
交流的に接地するキャパシタ、Ｑ８は前記ＦＥＴＱ４．
Ｑ５のソース供給電源に接続する定電流負荷となるＦＥ
Ｔ、Ｑ７はソースフォロアを構成するＦＥＴ、Ｄ、、Ｄ
２は前記ＦＥＴＱ７のソース端子に接続されたレベルシ
フト用ダイオード、Ｑ８は前記ダイオードＤ２のカソー
ド端子をソース供給電源に接続する定電流負荷なるＦＥ
Ｔである。
ソース結合スイッチを構成するＦＥＴ、Ｒ１Ｒ２は前記
ＦＥＴＱ、、Ｑ５の負荷となる抵抗器、Ｃ３は前記変抵
抗Ｒ３と並列に接続され、前記ＦＥＴＱ４のドレインを
交流的に接地するキャパシタ、Ｑ８は前記ＦＥＴＱ４．
Ｑ５のソース供給電源に接続する定電流負荷となるＦＥ
Ｔ、Ｑ７はソースフォロアを構成するＦＥＴ、Ｄ、、Ｄ
２は前記ＦＥＴＱ７のソース端子に接続されたレベルシ
フト用ダイオード、Ｑ８は前記ダイオードＤ２のカソー
ド端子をソース供給電源に接続する定電流負荷なるＦＥ
Ｔである。
また前記ＤＣレベルシフト３においてＱ、、Ｑ、。
は第１のソース結合スイッチを構成するＦＥＴ、Ｑ Ｉ
ＩはＦＥＴＱ９．Ｑ、ｏのソース端子をソース供給電
源に接続する定電流負荷となるＦＥＴである。
ＩはＦＥＴＱ９．Ｑ、ｏのソース端子をソース供給電
源に接続する定電流負荷となるＦＥＴである。
次に動作について説明する。
マーク率Ｍの入力パルスＦｌｎ（Ｍ） （ｔ）のＤＣ
成分をＭ。、高周波成分をＭｌとすると以下のように表
せる。
成分をＭ。、高周波成分をＭｌとすると以下のように表
せる。
Ｆ ＋、、（Ｍｒ （ｔ ） −Ｍ。十Ｍ、 ・・・
■この信号を第２図のデジタル伝送回路の入力Ｓ１に入
力したとする。また、Ｓｌにはレファレンス電圧ｖ、ｌ
を与える。
■この信号を第２図のデジタル伝送回路の入力Ｓ１に入
力したとする。また、Ｓｌにはレファレンス電圧ｖ、ｌ
を与える。
この時、差動増幅回路１のソース結合スイッチを構成す
るＦＥＴＱ２による出力信号は、Ｉ２ｉＭ） （ｔ）
−Ｚ−−ＧＳＯ−ＶＲ□Ｚ −Ｉｏ ／２十（Ｇｓｏ
Ｇｓ＋） Ｍｏ ＋Ｇｓ＋ ’ Ｆ ｌ、＋Ｍｌ
（ｔ） ”’■である。たたし、Ｇ ｓｏ及びＧ ｓ
＋はそれぞれ差動増幅回路ｌのＤＣ利得及び高周波利
得てあり、Ｉ２＋Ｍｔ（Ｄは時間ＴにＦＥＴＱ２に流れ
る電流、■。はＦＥＴＱ３に流れる一定電流である。
るＦＥＴＱ２による出力信号は、Ｉ２ｉＭ） （ｔ）
−Ｚ−−ＧＳＯ−ＶＲ□Ｚ −Ｉｏ ／２十（Ｇｓｏ
Ｇｓ＋） Ｍｏ ＋Ｇｓ＋ ’ Ｆ ｌ、＋Ｍｌ
（ｔ） ”’■である。たたし、Ｇ ｓｏ及びＧ ｓ
＋はそれぞれ差動増幅回路ｌのＤＣ利得及び高周波利
得てあり、Ｉ２＋Ｍｔ（Ｄは時間ＴにＦＥＴＱ２に流れ
る電流、■。はＦＥＴＱ３に流れる一定電流である。
一方、マーク率検出回路２ては抵抗Ｒ１とキャパシタＣ
１とて構成されたフィルタ回路により入力信号Ｆｌｎｔ
ｙ＋ （ｔ）のＤＣレベルに比例したＤＣ電圧か取り
出せ、０式で表される入力信号に対して取り出せるＤＣ
Ｃ電圧 ２ ＋Ｍ）は、３２ＦＭ）−ＧＭｏ・ （ＭＯ
ＶＲ） ＶＳ −■ただし、 Ｇ ＭＯはマーク率
検出回路２のＤＣ利得てあり、負の符号は出力信号の位
相が入力に対して反転していることを示しており、■８
はＦＥＴＱ７．Ｑ、及びダイオードＤ、、Ｄ、で構成さ
れるソースフォロア回路によるシフト量である。上記０
式で表される信号はＤＣレベルシフ１〜回路３に入力さ
れる。
１とて構成されたフィルタ回路により入力信号Ｆｌｎｔ
ｙ＋ （ｔ）のＤＣレベルに比例したＤＣ電圧か取り
出せ、０式で表される入力信号に対して取り出せるＤＣ
Ｃ電圧 ２ ＋Ｍ）は、３２ＦＭ）−ＧＭｏ・ （ＭＯ
ＶＲ） ＶＳ −■ただし、 Ｇ ＭＯはマーク率
検出回路２のＤＣ利得てあり、負の符号は出力信号の位
相が入力に対して反転していることを示しており、■８
はＦＥＴＱ７．Ｑ、及びダイオードＤ、、Ｄ、で構成さ
れるソースフォロア回路によるシフト量である。上記０
式で表される信号はＤＣレベルシフ１〜回路３に入力さ
れる。
このＤＣレベルシフト回路３のもう一方の入力Ｓ２にレ
ファレンス電圧■８を加えたとき、ＤＣレベルシフＩ・
回路３のソース接合スイッチを構成するＦＥＴＱ、Ｏに
よる出力信号は ｒ４＋Ｍ＋’Ｚ−ＧＬ２’ （ＧＭＯ（ＭＯＶ−）十
Ｖｓ 十ＶＢ ） −Ｚ−Ｉｏ 〃／２ ・−・［相
］て表せる。たたし、Ｉ ４ＬＭ＋はＦＥＴＱ＋ｏに流
れる電流であり、Ｉｏ〃はＦＥＴＱ、、を流れる一定電
流、Ｇ Ｌ２はＤＣレベルシフト回路３のＤＣ電圧利得
である。前述の■、＠）式より、差動増幅回路１のソー
ス結合スイッチ用ＦＥＴＱ２の出力レベル１ 】 は入力のＤＣレベルに比例して変動するが、ＤＣレベル
シフト回路３のソース結合スイッチ用ＦＥＴ Ｑ ＋
ｏによる出力レベルは入力のＤＣレベルに逆比例するた
め、前記差動増幅回路１のソース結合スイッチの出力レ
ベルに前記ＤＣレベルシフＩ・回路３のソース結合スイ
ッチの出力レベルを重畳することにより、デジタル伝送
回路の出力レベルの変動を制御することかできる。上記
補正の様子を第３図に示す。
ファレンス電圧■８を加えたとき、ＤＣレベルシフＩ・
回路３のソース接合スイッチを構成するＦＥＴＱ、Ｏに
よる出力信号は ｒ４＋Ｍ＋’Ｚ−ＧＬ２’ （ＧＭＯ（ＭＯＶ−）十
Ｖｓ 十ＶＢ ） −Ｚ−Ｉｏ 〃／２ ・−・［相
］て表せる。たたし、Ｉ ４ＬＭ＋はＦＥＴＱ＋ｏに流
れる電流であり、Ｉｏ〃はＦＥＴＱ、、を流れる一定電
流、Ｇ Ｌ２はＤＣレベルシフト回路３のＤＣ電圧利得
である。前述の■、＠）式より、差動増幅回路１のソー
ス結合スイッチ用ＦＥＴＱ２の出力レベル１ 】 は入力のＤＣレベルに比例して変動するが、ＤＣレベル
シフト回路３のソース結合スイッチ用ＦＥＴ Ｑ ＋
ｏによる出力レベルは入力のＤＣレベルに逆比例するた
め、前記差動増幅回路１のソース結合スイッチの出力レ
ベルに前記ＤＣレベルシフＩ・回路３のソース結合スイ
ッチの出力レベルを重畳することにより、デジタル伝送
回路の出力レベルの変動を制御することかできる。上記
補正の様子を第３図に示す。
■、［相］式より、デジタル伝送回路の出力Ｓ３での出
力信号Ｆ。Ｌ１１３Ｍ、（ｔ）は、Ｆｏｕ−＋Ｍ＋ （
ｔ） ＝ Ｉ＋ＬＭ、（ｔ） ・Ｚ十１４．Ｍ、（ｔ
）・ＺＺ ・（Ｉｏ −＋ Ｉｏ 〃） ／ ２ Ｇ
ｓ。
力信号Ｆ。Ｌ１１３Ｍ、（ｔ）は、Ｆｏｕ−＋Ｍ＋ （
ｔ） ＝ Ｉ＋ＬＭ、（ｔ） ・Ｚ十１４．Ｍ、（ｔ
）・ＺＺ ・（Ｉｏ −＋ Ｉｏ 〃） ／ ２ Ｇ
ｓ。
−ＶＲ−ＧＬ２− （ＶＢ−ＧＭ。
・Ｖ、＋ＶＳ ）＋Ｍ。
（（ｃ、、−ｃ８．）−ＧＬ２− ｃＭｏ）十Ｇ ｓ
＋・Ｆｌｎ（Ｍ） （ｔ）−＠と表せる。上記式■よ
り、出力レベルにマーク率（入力のＤＣレベル）に依存
する変動かない条件は、 ＧＭｏ−（Ｇ８．−Ｇ、、）／ＧＬ２・＝＠となること
である。従って上式■を満たすように各回路の電圧利得
を調整すればよい。例えばマーク率検出回路２の利得を
変化させて式＠を満たすようにしたい場合、マーク率検
出回路２の電圧利得は、 Ｇ ＭＯ＝ ｇ ｍ−Ｒ で表される。ただし、Ｒは抵抗器Ｒ１の抵抗値である。
＋・Ｆｌｎ（Ｍ） （ｔ）−＠と表せる。上記式■よ
り、出力レベルにマーク率（入力のＤＣレベル）に依存
する変動かない条件は、 ＧＭｏ−（Ｇ８．−Ｇ、、）／ＧＬ２・＝＠となること
である。従って上式■を満たすように各回路の電圧利得
を調整すればよい。例えばマーク率検出回路２の利得を
変化させて式＠を満たすようにしたい場合、マーク率検
出回路２の電圧利得は、 Ｇ ＭＯ＝ ｇ ｍ−Ｒ で表される。ただし、Ｒは抵抗器Ｒ１の抵抗値である。
従って、抵抗器Ｒ０に可変抵抗器を用いてＲ１の値を調
節することにより０式の条件が満たされ、デジタル伝送
回路の出力レベルか補正される。
節することにより０式の条件が満たされ、デジタル伝送
回路の出力レベルか補正される。
次に本発明の他の実施例によるデジタル伝送回路のブロ
ック構成及び回路構成を第４図及び第５図を用いて説明
する。
ック構成及び回路構成を第４図及び第５図を用いて説明
する。
図において第１図及び第２図と同一符号は同一または相
当部分を示し、この実施例では差動増幅回路１前段に、
マーク率検出回路２及びＤＣレベルシフト回路３が設け
られており、マーク率の検出は上記実施例と同様に差動
増幅回路１の入力て行なうが、補正もデジタル信号か増
幅処理される前に行なうものである。その詳細な構成を
第５図を用いて説明すると、ＤＣレベルシフト回路３に
おいて、Ｑ １２＋ ＧＬ３は第２のソース結合スイ
ッチを構成するＦＥＴ、Ｑ、４は前記ＦＥＴＱ、□、Ｑ
、３のソース端子をソース供給電源に接続する定電流負
荷となるＦＥＴ、Ｚ３．Ｚ４は前記ＦＥＴＱ、□。
当部分を示し、この実施例では差動増幅回路１前段に、
マーク率検出回路２及びＤＣレベルシフト回路３が設け
られており、マーク率の検出は上記実施例と同様に差動
増幅回路１の入力て行なうが、補正もデジタル信号か増
幅処理される前に行なうものである。その詳細な構成を
第５図を用いて説明すると、ＤＣレベルシフト回路３に
おいて、Ｑ １２＋ ＧＬ３は第２のソース結合スイ
ッチを構成するＦＥＴ、Ｑ、４は前記ＦＥＴＱ、□、Ｑ
、３のソース端子をソース供給電源に接続する定電流負
荷となるＦＥＴ、Ｚ３．Ｚ４は前記ＦＥＴＱ、□。
Ｑ １３の負荷、Ｑ １５１ ＧＬ７はソースフォロ
アを構成するＦＥＴ、Ｄ３．Ｄ４及びＤ５．Ｄ６は前記
ＦＥＴＱ １５＋ ＧＬ７のソース端子に各々接続さ
れたレベルシフト用ダイオード、Ｑ １ｇ、 Ｑ＋ａ
は前記ダイオードＤ、、Ｄ４のカソード端子をソース供
給電源に接続する定電流負荷となるＦＥＴであり、差動
増幅回路Ｉ及びマーク率検出回路２の回路構成は上記実
施例と共通である。
アを構成するＦＥＴ、Ｄ３．Ｄ４及びＤ５．Ｄ６は前記
ＦＥＴＱ １５＋ ＧＬ７のソース端子に各々接続さ
れたレベルシフト用ダイオード、Ｑ １ｇ、 Ｑ＋ａ
は前記ダイオードＤ、、Ｄ４のカソード端子をソース供
給電源に接続する定電流負荷となるＦＥＴであり、差動
増幅回路Ｉ及びマーク率検出回路２の回路構成は上記実
施例と共通である。
次に動作について説明する。
ＤＣレベルシフト回路３の第２のソース結合スイッチを
構成するＦＥＴＱ、３による出力信号は、Ｉ２＋Ｍ＋
（ｔ） ・Ｚ−Ｇｔｏ・Ｖｐ Ｚ ・Ｔｏ −／
２十（Ｇ、。−ＧＬＩ） ＭＯ＋ ＧＬＩ−Ｆ ｌｏ
（Ｍ） （ｔ ） ・・・０である。一方マーク率検出
回路２の出力ＤＣ電圧Ｓ ２ （Ｍ）は、上記実施例同
様０式で与えられる。従って、ＤＣレベルシフト回路３
の第１のソース結合スイッチを構成するＦＥＴＱ、。に
よる出力信号も前記実施例同様［相］で表すことができ
る。
構成するＦＥＴＱ、３による出力信号は、Ｉ２＋Ｍ＋
（ｔ） ・Ｚ−Ｇｔｏ・Ｖｐ Ｚ ・Ｔｏ −／
２十（Ｇ、。−ＧＬＩ） ＭＯ＋ ＧＬＩ−Ｆ ｌｏ
（Ｍ） （ｔ ） ・・・０である。一方マーク率検出
回路２の出力ＤＣ電圧Ｓ ２ （Ｍ）は、上記実施例同
様０式で与えられる。従って、ＤＣレベルシフト回路３
の第１のソース結合スイッチを構成するＦＥＴＱ、。に
よる出力信号も前記実施例同様［相］で表すことができ
る。
上記［相］、０式より、差動増幅回路１の入力（ＦＥＴ
Ｑ、のゲート端子）での信号Ｆ１゜＝＋Ｍ＋Ｎ）は、 Ｆ＋ｎ−４Ｍ１ （ｔ） −１１（Ｍｌ （ｔ） ・Ｚ
＋Ｔ３ｔＭ、（ｔ）・ＺＺ ’ （Ｔｏ −＋Ｉ Ｏ〃
） ／２ ＧＬ。
Ｑ、のゲート端子）での信号Ｆ１゜＝＋Ｍ＋Ｎ）は、 Ｆ＋ｎ−４Ｍ１ （ｔ） −１１（Ｍｌ （ｔ） ・Ｚ
＋Ｔ３ｔＭ、（ｔ）・ＺＺ ’ （Ｔｏ −＋Ｉ Ｏ〃
） ／２ ＧＬ。
’ Ｖ＝ ＧＬ２’ （ＶＢ ｃＭ。
・ＶＲ十Ｖｓ ）＋Ｍ。
（（Ｇ、０−ＧＬ、）−Ｇ、２− ＧＭ、）十Ｇ［、ｌ
・Ｆ＋、＋Ｍ＋ （ｔ）・・・［株］と表せる。上記
式０より、差動増幅回路１の出力レベルにマーク率（入
力のＤＣレベル）に依存する変動かない条件は、 ＧＭ、−（ＧＳ、 −ＧＬ、−Ｇｓ、 ・ＧＬ、） ／
Ｇｓ、 −Ｇ、、２−６となることである。従って上式
［相］を満たすように各回路の電圧利得を調整すること
で上記実施例同様の効果を奏することができる。
・Ｆ＋、＋Ｍ＋ （ｔ）・・・［株］と表せる。上記
式０より、差動増幅回路１の出力レベルにマーク率（入
力のＤＣレベル）に依存する変動かない条件は、 ＧＭ、−（ＧＳ、 −ＧＬ、−Ｇｓ、 ・ＧＬ、） ／
Ｇｓ、 −Ｇ、、２−６となることである。従って上式
［相］を満たすように各回路の電圧利得を調整すること
で上記実施例同様の効果を奏することができる。
また第６図（ａ）、 （ｂ）に示すものは」二記第１の
実施例の変形例であり、マーク率を検出する位置が異な
るものである。また第６図ＦＣ）、 （ｄ）に示すもの
は上記第２の実施例の変形例であり、これらもマーク率
を検出する位置が異なるもので、それぞれ上記実施例と
同様の効果を奏するものてる。
実施例の変形例であり、マーク率を検出する位置が異な
るものである。また第６図ＦＣ）、 （ｄ）に示すもの
は上記第２の実施例の変形例であり、これらもマーク率
を検出する位置が異なるもので、それぞれ上記実施例と
同様の効果を奏するものてる。
次に上記各実施例における電圧利得を調整する方法を第
１の実施例を例にとって説明する。
１の実施例を例にとって説明する。
第７図は第１図に示した回路のマーク率検出回路２とＤ
Ｃレベルシフト回路３との間に可変利得増幅回路４を設
けたものであり、該可変利得増幅回路４の構成は第８図
に示すように、Ｑ ｌ ９＋ Ｑ ２０は第１のソー
ス結合スイッチを構成するＦＥＴ、Ｑ２＋ＩＱ２□は第
２のソース結合スイッチを構成するＦＥＴ、Ｚ５．Ｚ、
は前記ＦＥＴＱ、８．Ｑ２．及びＱ ２０１ Ｑ２２
のドレイン端子にそれぞれの接続された負荷、Ｑ ２３
＋ Ｑ２４はドレイン端子か前記ＦＥＴＱ、、、Ｑ２
ｏ及びＦＥＴＱ２．、Ｑ２□のソース端子にそれぞれ接
続されている第３のソース結合スイッチを構成するＦＥ
Ｔ、Ｑ２６は前記ＦＥＴＱ２３゜Ｑ ２４のソース端子
をソース供給電源に接続する定電流負荷となるＦＥＴ、
Ｑ２６はソースフォロアを構成するＦＥＴ、Ｄ、、Ｄ、
は前記ＦＥＴＱ２６のソース端子に接続されたレベルシ
フト用ダイオード、Ｑ２□は前記ダイオードＤ８のカソ
ード端子をソース供給電源の接続する定電流負荷となる
ＦＥＴである。
Ｃレベルシフト回路３との間に可変利得増幅回路４を設
けたものであり、該可変利得増幅回路４の構成は第８図
に示すように、Ｑ ｌ ９＋ Ｑ ２０は第１のソー
ス結合スイッチを構成するＦＥＴ、Ｑ２＋ＩＱ２□は第
２のソース結合スイッチを構成するＦＥＴ、Ｚ５．Ｚ、
は前記ＦＥＴＱ、８．Ｑ２．及びＱ ２０１ Ｑ２２
のドレイン端子にそれぞれの接続された負荷、Ｑ ２３
＋ Ｑ２４はドレイン端子か前記ＦＥＴＱ、、、Ｑ２
ｏ及びＦＥＴＱ２．、Ｑ２□のソース端子にそれぞれ接
続されている第３のソース結合スイッチを構成するＦＥ
Ｔ、Ｑ２６は前記ＦＥＴＱ２３゜Ｑ ２４のソース端子
をソース供給電源に接続する定電流負荷となるＦＥＴ、
Ｑ２６はソースフォロアを構成するＦＥＴ、Ｄ、、Ｄ、
は前記ＦＥＴＱ２６のソース端子に接続されたレベルシ
フト用ダイオード、Ｑ２□は前記ダイオードＤ８のカソ
ード端子をソース供給電源の接続する定電流負荷となる
ＦＥＴである。
次に動作について説明する。
マーク率検出回路２．可変利得増幅回路４． ＤＣレベ
ルシフト回路３からなるＤＣレベル調整系の総合電圧利
得はＧＭＯ−ＧＬ２・Ｇ□、と表せるから、［相］式よ
り、出力レベルの変動かない条件は、Ｇｖ、、 −（ｃ
８ｏ−ｃ、、）／ （ｃＭｏ−ＧＬ２）−＝＠＋である
。一方、第８図の可変利得増幅回路は一般的なＧａＡｓ
ＭＥＳＦＥＴ Ｇ１１ｂｅｒｔセルて、その電圧利得
は Ｇ ｖａ％β・ （Ｖ、、、−ＶＲ，）て表される。た
だし、■９４．はＦＥＴＱ、、、Ｑ２゜のゲート電圧、
Ｖ ＲｌはＦＥＴＱ２Ｑ、Ｑ２．のゲート電圧である。
ルシフト回路３からなるＤＣレベル調整系の総合電圧利
得はＧＭＯ−ＧＬ２・Ｇ□、と表せるから、［相］式よ
り、出力レベルの変動かない条件は、Ｇｖ、、 −（ｃ
８ｏ−ｃ、、）／ （ｃＭｏ−ＧＬ２）−＝＠＋である
。一方、第８図の可変利得増幅回路は一般的なＧａＡｓ
ＭＥＳＦＥＴ Ｇ１１ｂｅｒｔセルて、その電圧利得
は Ｇ ｖａ％β・ （Ｖ、、、−ＶＲ，）て表される。た
だし、■９４．はＦＥＴＱ、、、Ｑ２゜のゲート電圧、
Ｖ ＲｌはＦＥＴＱ２Ｑ、Ｑ２．のゲート電圧である。
また、βは比例定数である。従って、■、、、の電位を
調節することにより［相］式の条件か満たされ、デジタ
ル伝送回路の出力レベルか補正される。
調節することにより［相］式の条件か満たされ、デジタ
ル伝送回路の出力レベルか補正される。
ここで上記作動増幅器１の電圧利得を調べてみると第１
６図で示すようになり、ＤＣでの電圧利得は直線の傾き
からＧ ｓｏ＝ １．５６であり、また第１７図は１０
Ｈｚ〜ＩＭＨｚ間の電圧利得の周波数依存性を示す図
であり、図から分かるように電圧利得は数１００ＫＨｚ
まで徐々に低下しており、Ｉ Ｏ０Ｋ１４ｚ以上でほぼ
一定となる。またＩＭＨｚでの利得はＧ８□＝０゜７４
で上記ＤＣ時の５０％以下である。
６図で示すようになり、ＤＣでの電圧利得は直線の傾き
からＧ ｓｏ＝ １．５６であり、また第１７図は１０
Ｈｚ〜ＩＭＨｚ間の電圧利得の周波数依存性を示す図
であり、図から分かるように電圧利得は数１００ＫＨｚ
まで徐々に低下しており、Ｉ Ｏ０Ｋ１４ｚ以上でほぼ
一定となる。またＩＭＨｚでの利得はＧ８□＝０゜７４
で上記ＤＣ時の５０％以下である。
これらＤＣての利得Ｇ３゜と高周波（ＩＭＨｚ以上）で
の利得ＧＳＩを０式に代入しマーク率と出力信号レベル
の関係を求めると第１５図に示されるような結果が得ら
れ、実測値と一致していることがわかる。
の利得ＧＳＩを０式に代入しマーク率と出力信号レベル
の関係を求めると第１５図に示されるような結果が得ら
れ、実測値と一致していることがわかる。
そこで［相］式において、マーク率検出回路２．可変利
得増幅回路４．ＤＣレベルシフト回路３からなるＤＣレ
ベル調整系の総合電圧利得は、Ｇ、ｏ−０８，＝１．５
６−０．７４＝０．９２また、マーク率検出回路２の利
得Ｇ ＭＯは第１８図に示す検出特性図の直線の傾きか
ら、となり、さらにＤＣレベルシフト回路３の利得は第
１９図の入出力特性図の直線部の傾きからＧＬ２０．１
９３ｏゆえに［相］式は、 Ｇ、、、 ＝ （１，５６０，７４） ／ （ＣＭｏ−
ＧＬ２） −＠ｒ＝ ０．９２／ （（−０，８５）
ＸＯ，Ｉ９３ ） ＝−５，６となり、従って可変利得
増幅器４は５．６ぐらいに合わせるとよいことがわかる
。
得増幅回路４．ＤＣレベルシフト回路３からなるＤＣレ
ベル調整系の総合電圧利得は、Ｇ、ｏ−０８，＝１．５
６−０．７４＝０．９２また、マーク率検出回路２の利
得Ｇ ＭＯは第１８図に示す検出特性図の直線の傾きか
ら、となり、さらにＤＣレベルシフト回路３の利得は第
１９図の入出力特性図の直線部の傾きからＧＬ２０．１
９３ｏゆえに［相］式は、 Ｇ、、、 ＝ （１，５６０，７４） ／ （ＣＭｏ−
ＧＬ２） −＠ｒ＝ ０．９２／ （（−０，８５）
ＸＯ，Ｉ９３ ） ＝−５，６となり、従って可変利得
増幅器４は５．６ぐらいに合わせるとよいことがわかる
。
第２０図及び第２１図に可変利得増幅回路４を加えた第
７図の回路において調整動作をＯＦＦ／○Ｎさせた場合
の５ Ｍ ｂ ／ ｓのＮＲＺの伝送特性を示し、第２
０図は調整動作を行わない場合で、出力レベルはマーク
率に依存しているが、調整動作を行なう第２１図では出
力レベルはマーク率に係わらず一定となっていることが
わかる。
７図の回路において調整動作をＯＦＦ／○Ｎさせた場合
の５ Ｍ ｂ ／ ｓのＮＲＺの伝送特性を示し、第２
０図は調整動作を行わない場合で、出力レベルはマーク
率に依存しているが、調整動作を行なう第２１図では出
力レベルはマーク率に係わらず一定となっていることが
わかる。
第２２図に上記第２０図、２１図の調整有り無し時の各
マーク率における出力レベルの関係を示す。
マーク率における出力レベルの関係を示す。
また第２３．２４図は伝送速度かＩ Ｇ ｂ ／ ｓの
ＮＲＺの伝送特性を示し、上記場合と同様に調整動作を
行わない第２３図では出力レベルはマーク率に依存して
いるが、調整動作を行なう第２４図では出力レベルはマ
ーク率に係わらず一定となっていることかわかる。
ＮＲＺの伝送特性を示し、上記場合と同様に調整動作を
行わない第２３図では出力レベルはマーク率に依存して
いるが、調整動作を行なう第２４図では出力レベルはマ
ーク率に係わらず一定となっていることかわかる。
第２５図に上記第２３図、２４図の調整有り無し時の各
マーク率における出力レベルの関係を示す。
マーク率における出力レベルの関係を示す。
なお、上記実施例ではデジタル伝送回路に差動増幅回路
１を用いたものを例として説明したか、回路利得が上記
第１１図に示されるようにＤＣから徐々に低下するよう
な周波数依存性を有するものであれば、ソース接地型増
幅回路のような他の形式の増幅回路であってもよく、さ
らには増幅回路以外、例えばスイッチング回路やインピ
ーダンス変換回路等てあってもかまわない。
１を用いたものを例として説明したか、回路利得が上記
第１１図に示されるようにＤＣから徐々に低下するよう
な周波数依存性を有するものであれば、ソース接地型増
幅回路のような他の形式の増幅回路であってもよく、さ
らには増幅回路以外、例えばスイッチング回路やインピ
ーダンス変換回路等てあってもかまわない。
以上のように、この発明に係るデジタル伝送回路によれ
ば、デジタル信号の直流信号成分を検出するマーク率検
出回路と、デジタル伝送回路の入力と出力との間に挿入
されデジタル信号に直流信号成分を重畳するＤＣレベル
シフト回路とを設け、マーク率検出回路の出力でＤＣレ
ベルシフト回路出力を制御するようにしたので、マーク
率の変化に係わらず出力信号レベルのドリフトを補償す
ることができるという効果がある。
ば、デジタル信号の直流信号成分を検出するマーク率検
出回路と、デジタル伝送回路の入力と出力との間に挿入
されデジタル信号に直流信号成分を重畳するＤＣレベル
シフト回路とを設け、マーク率検出回路の出力でＤＣレ
ベルシフト回路出力を制御するようにしたので、マーク
率の変化に係わらず出力信号レベルのドリフトを補償す
ることができるという効果がある。
第１図及び第２図はこの発明の一実施例によるデジタル
伝送回路のブロック図及び回路構成図、第３図はこの発
明の一実施例によるデジタル伝送回路の補正の様子を示
す図、第４図及び第５図はこの発明のデジタル伝送回路
の他の実施例のブロック図及び回路構成図、第６図は本
発明の変形例を示すブロック図、第７図は第１図の回路
に可変利得増幅回路を設けたブロック図、第８図は第７
図の可変利得増幅回路の回路構成図、第９図及び第１０
図はソース結合電界効果トランジスタを用いた従来のデ
ジタル伝送回路の回路構成図、第１１図は従来のデジタ
ル伝送回路の直流特性を示す図、第１２図はデジタル伝
送回路の入力パルス信号を示す図、第１３図は従来のデ
ジタル伝送回路の電圧利得の周波数依存性を示す図、第
１４図は第１１図で示された各々の入力信号に対する出
力信号を示す図、第１５図は出力レベルのマーク率依存
性を説明するための図、第１６図は作動増幅回路のＤＣ
入力特性を表す図、第１７図は作動増幅回路の電圧利得
の周波数依存性を説明するための図、第１８図はマーク
率検出回路の検出特性図、第１９図はＤＣレベルシフト
回路の入出力特性図、第２０図及び第２１図はそれぞれ
５ Ｍ ｂ ／ ｓでの出力レベル非補正時、補正時の
差動増幅器の伝送特性を示す図、第２２図は第２０図及
び第２１図の各場合の各マーク率における出力レベルの
関係を示す図、第２３図及び第２４図はそれぞれＩＧｂ
／ ｓでの出力レベル非補正時、補正時の差動増幅器
の伝送特性を示す図、第２５図は第２３図及び第２４図
の各場合の各マーク率における出力しベルの関係を示す
図である。 図において、１は作動増幅路、２はマーク率検出回路、
３はＤＣレベルシフト回路、４は可変利得増幅回路、Ｑ
１〜Ｑ２□はＦＥＴ、Ｚ、〜Ｚ６は負荷、Ｒ，、Ｒ２は
抵抗器、Ｃ１はキャパシタ、Ｄ１〜Ｄ８はダイオードで
ある。 なお図中同一符号は同−又は相当部分を示す。
伝送回路のブロック図及び回路構成図、第３図はこの発
明の一実施例によるデジタル伝送回路の補正の様子を示
す図、第４図及び第５図はこの発明のデジタル伝送回路
の他の実施例のブロック図及び回路構成図、第６図は本
発明の変形例を示すブロック図、第７図は第１図の回路
に可変利得増幅回路を設けたブロック図、第８図は第７
図の可変利得増幅回路の回路構成図、第９図及び第１０
図はソース結合電界効果トランジスタを用いた従来のデ
ジタル伝送回路の回路構成図、第１１図は従来のデジタ
ル伝送回路の直流特性を示す図、第１２図はデジタル伝
送回路の入力パルス信号を示す図、第１３図は従来のデ
ジタル伝送回路の電圧利得の周波数依存性を示す図、第
１４図は第１１図で示された各々の入力信号に対する出
力信号を示す図、第１５図は出力レベルのマーク率依存
性を説明するための図、第１６図は作動増幅回路のＤＣ
入力特性を表す図、第１７図は作動増幅回路の電圧利得
の周波数依存性を説明するための図、第１８図はマーク
率検出回路の検出特性図、第１９図はＤＣレベルシフト
回路の入出力特性図、第２０図及び第２１図はそれぞれ
５ Ｍ ｂ ／ ｓでの出力レベル非補正時、補正時の
差動増幅器の伝送特性を示す図、第２２図は第２０図及
び第２１図の各場合の各マーク率における出力レベルの
関係を示す図、第２３図及び第２４図はそれぞれＩＧｂ
／ ｓでの出力レベル非補正時、補正時の差動増幅器
の伝送特性を示す図、第２５図は第２３図及び第２４図
の各場合の各マーク率における出力しベルの関係を示す
図である。 図において、１は作動増幅路、２はマーク率検出回路、
３はＤＣレベルシフト回路、４は可変利得増幅回路、Ｑ
１〜Ｑ２□はＦＥＴ、Ｚ、〜Ｚ６は負荷、Ｒ，、Ｒ２は
抵抗器、Ｃ１はキャパシタ、Ｄ１〜Ｄ８はダイオードで
ある。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）入力端から入力されたデジタル信号に所定信号処
理を行ない出力端から出力するデジタル伝送回路におい
て、 デジタル信号の直流信号成分を検出するマーク率検出回
路と、 上記入力端と出力端との間に挿入され、該マーク率検出
回路の検出出力に応じてデジタル信号に直流信号成分を
重畳するＤＣレベルシフト回路とを備えたことを特徴と
するデジタル伝送回路。 - （２）上記請求項１記載のデジタル伝送回路において、 入力伝送系にＤＣレベルシフト回路を挿入したことを特
徴とするデジタル伝送回路。 - （３）上記請求項１記載のデジタル伝送回路において、 出力伝送系にＤＣレベルシフト回路を挿入したことを特
徴とするデジタル伝送回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237594A JPH04117834A (ja) | 1990-09-07 | 1990-09-07 | デジタル伝送回路 |
| GB9106360A GB2247795B (en) | 1990-09-07 | 1991-03-26 | Digital transmission circuit |
| US07/682,969 US5267270A (en) | 1990-09-07 | 1991-04-10 | Digital transmission circuit |
| DE4116239A DE4116239C2 (de) | 1990-09-07 | 1991-05-17 | Übertragungskreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237594A JPH04117834A (ja) | 1990-09-07 | 1990-09-07 | デジタル伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117834A true JPH04117834A (ja) | 1992-04-17 |
Family
ID=17017634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237594A Pending JPH04117834A (ja) | 1990-09-07 | 1990-09-07 | デジタル伝送回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5267270A (ja) |
| JP (1) | JPH04117834A (ja) |
| DE (1) | DE4116239C2 (ja) |
| GB (1) | GB2247795B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326936A (ja) * | 1994-06-02 | 1995-12-12 | Mitsubishi Electric Corp | 差動増幅器 |
| US8751384B2 (en) | 2002-05-08 | 2014-06-10 | Metavante Corporation | Integrated bill presentment and payment system and method of operating the same |
| US7215171B2 (en) * | 2005-04-28 | 2007-05-08 | Broadcom Corporation | Digitally controlled threshold adjustment circuit |
| US7429881B2 (en) * | 2006-01-06 | 2008-09-30 | Intel Corporation | Wide input common mode sense amplifier |
Citations (1)
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| JPH02190020A (ja) * | 1989-01-19 | 1990-07-26 | Anritsu Corp | ディジタル信号波形制御装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3509279A (en) * | 1967-05-22 | 1970-04-28 | Collins Radio Co | Am data detector with reference level responsive to input and detected data to produce comparison signal |
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| DK143627C (da) * | 1978-10-30 | 1982-02-15 | Rovsing A S | Koblingskreds til overfoering af datasignaler med stor hastighed |
| US4307465A (en) * | 1979-10-15 | 1981-12-22 | Gte Laboratories Incorporated | Digital communications receiver |
| JPS5757025A (en) * | 1980-09-24 | 1982-04-06 | Sony Corp | Waveform converting circuit |
| US4459699A (en) * | 1981-10-02 | 1984-07-10 | National Semiconductor Corporation | Differential sample and hold coupling circuit |
| JPS59212780A (ja) * | 1983-05-18 | 1984-12-01 | Toshiba Corp | レベル検出回路 |
| JPS61281677A (ja) * | 1985-06-06 | 1986-12-12 | Victor Co Of Japan Ltd | 左右糸巻歪補正回路 |
| JPS61281711A (ja) * | 1985-06-07 | 1986-12-12 | Rohm Co Ltd | バツフア回路 |
| US4803384A (en) * | 1985-10-22 | 1989-02-07 | Fujitsu Limited | Pulse amplifier suitable for use in the semiconductor laser driving device |
| US4785467A (en) * | 1986-04-24 | 1988-11-15 | Ricoh Company, Ltd. | Transmission system employing high impedance detection for carrier detection |
-
1990
- 1990-09-07 JP JP2237594A patent/JPH04117834A/ja active Pending
-
1991
- 1991-03-26 GB GB9106360A patent/GB2247795B/en not_active Expired - Fee Related
- 1991-04-10 US US07/682,969 patent/US5267270A/en not_active Expired - Fee Related
- 1991-05-17 DE DE4116239A patent/DE4116239C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02190020A (ja) * | 1989-01-19 | 1990-07-26 | Anritsu Corp | ディジタル信号波形制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| GB2247795B (en) | 1995-01-04 |
| GB2247795A (en) | 1992-03-11 |
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