JPH0411892B2 - - Google Patents
Info
- Publication number
- JPH0411892B2 JPH0411892B2 JP60054072A JP5407285A JPH0411892B2 JP H0411892 B2 JPH0411892 B2 JP H0411892B2 JP 60054072 A JP60054072 A JP 60054072A JP 5407285 A JP5407285 A JP 5407285A JP H0411892 B2 JPH0411892 B2 JP H0411892B2
- Authority
- JP
- Japan
- Prior art keywords
- holding memory
- address
- bus
- cpu
- user system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、インサーキツトエミユレータ（以
下、ICEという）のソフトシミユレーシヨンにお
いて、CPUに評価データをシリアルに送出でき
る論理評価回路についてのものである。
下、ICEという）のソフトシミユレーシヨンにお
いて、CPUに評価データをシリアルに送出でき
る論理評価回路についてのものである。
［従来の技術］
マイクロプロセツサ応用機器を開発する場合、
開発時に発生するハードウエアとソフトウエアの
デバツクを効率化することにより開発期間を短く
することができる。
開発時に発生するハードウエアとソフトウエアの
デバツクを効率化することにより開発期間を短く
することができる。
ソフトウエアのデバツクでは、そのソフトウエ
アを実行するハードウエアがまだ完成してないこ
とがあり、またハードウエアでは試験条件を発生
させることが困難な場合がある。このような場
合、ユーザシステムのメモリやＩ／Ｏを用いない
でシミユレーシヨンできればさらに効率がよい。
アを実行するハードウエアがまだ完成してないこ
とがあり、またハードウエアでは試験条件を発生
させることが困難な場合がある。このような場
合、ユーザシステムのメモリやＩ／Ｏを用いない
でシミユレーシヨンできればさらに効率がよい。
これを実現するため、従来のICEではユーザシ
ステムのメモリやＩ／Ｏとアドレスが一対一で対
応する評価用メモリを設けているものもある。
ステムのメモリやＩ／Ｏとアドレスが一対一で対
応する評価用メモリを設けているものもある。
ユーザシステムを切り離し、シミユレーシヨン
をする場合は、あらかじめ設定した条件が成立し
たときユーザシステム側に接続されているバスを
評価用メモリ側に切り換える。そして、評価用メ
モリからCPUに評価データを送出している。
をする場合は、あらかじめ設定した条件が成立し
たときユーザシステム側に接続されているバスを
評価用メモリ側に切り換える。そして、評価用メ
モリからCPUに評価データを送出している。
［発明が解決しようとする課題］
このような従来技術では、ユーザシステムのメ
モリやＩ／Ｏの各アドレスに対応して、データが
１アクセス分しか記憶できない。
モリやＩ／Ｏの各アドレスに対応して、データが
１アクセス分しか記憶できない。
したがつて、Ｉ／Ｏのように同一アドレスに繰
り返しアクセスがあり、異なる評価データを必要
とする場合、シミユレーシヨンができないという
問題がある。
り返しアクセスがあり、異なる評価データを必要
とする場合、シミユレーシヨンができないという
問題がある。
この発明は、ICEにおいて、同一アドレスを含
むCPUの任意のバスアクセスに対し、評価デー
タをシリアルに送出できる論理評価回路を提供す
るものである。
むCPUの任意のバスアクセスに対し、評価デー
タをシリアルに送出できる論理評価回路を提供す
るものである。
［課題を解決するための手段］
この目的を達成するため、この発明では被試験
器であるユーザシステム１に接続された状態で、
ユーザシステム１を任意にバスアクセスし、ユー
ザシステム１のハードウエアとソフトウエアを試
験するためのインサーキツトエミユレータにおい
て、設定条件を保持する条件保持メモリ４と、条
件保持メモリ４の出力である設定条件５２とイン
サーキツトエミユレータ内のCPU２がバスアク
セスするときのステータスおよびアドレスを比較
するコンパレータ５と、設定条件５２とCPU２
のアドレス・ステータス５１が一致したときコン
パレータ５から送出される一致信号８１に同期し
てバス３に評価データを送出するデータ保持メモ
リ６と、データ保持メモリ６のアドレス６１を設
定するシーケンスカウンタ７と、一致信号８１に
よりCPU２のバス３をユーザシステム１側から
データ保持メモリ６側に切り換える切換器８とを
備え、評価データをCPU２が読み込んだ後、シ
ーケンスカウンタ７により、データ保持メモリ６
のアドレスを＋１インクリメントする。
器であるユーザシステム１に接続された状態で、
ユーザシステム１を任意にバスアクセスし、ユー
ザシステム１のハードウエアとソフトウエアを試
験するためのインサーキツトエミユレータにおい
て、設定条件を保持する条件保持メモリ４と、条
件保持メモリ４の出力である設定条件５２とイン
サーキツトエミユレータ内のCPU２がバスアク
セスするときのステータスおよびアドレスを比較
するコンパレータ５と、設定条件５２とCPU２
のアドレス・ステータス５１が一致したときコン
パレータ５から送出される一致信号８１に同期し
てバス３に評価データを送出するデータ保持メモ
リ６と、データ保持メモリ６のアドレス６１を設
定するシーケンスカウンタ７と、一致信号８１に
よりCPU２のバス３をユーザシステム１側から
データ保持メモリ６側に切り換える切換器８とを
備え、評価データをCPU２が読み込んだ後、シ
ーケンスカウンタ７により、データ保持メモリ６
のアドレスを＋１インクリメントする。
［作用］
最初に、この発明による実施例の構成図を第１
図に示す。
図に示す。
第１図の１は被試験器であるユーザシステム、
２はCPU、３はバス、４は条件保持メモリ、５
はコンパレータ、６はデータ保持メモリ、７はシ
ーケンスカウンタ、８は切換器、９はバツフアで
ある。
２はCPU、３はバス、４は条件保持メモリ、５
はコンパレータ、６はデータ保持メモリ、７はシ
ーケンスカウンタ、８は切換器、９はバツフアで
ある。
また、５１はアドレス・ステータス、５２は設
定条件、６１はアドレス、７１はストローブパル
ス、８１は一致信号である。
定条件、６１はアドレス、７１はストローブパル
ス、８１は一致信号である。
CPU２はユーザシステム１のCPUに代わつて
ユーザシステム１のプログラムを実行し試験する
ICE内のCPUである。バス３はICEのバスであ
る。
ユーザシステム１のプログラムを実行し試験する
ICE内のCPUである。バス３はICEのバスであ
る。
条件保持メモリ４は、CPU２に評価データを
送るための条件を記憶している。
送るための条件を記憶している。
コンパレータ５はCPU２から送出されるアド
レス・ステータス５１と条件保持メモリ４の出力
である設定条件５２を比較する。
レス・ステータス５１と条件保持メモリ４の出力
である設定条件５２を比較する。
データ保持メモリ６は評価データを送出する。
データ保持メモリ６のアドレス６１はシーケンス
カウンタ７が指定する。
データ保持メモリ６のアドレス６１はシーケンス
カウンタ７が指定する。
シーケンスカウンタ７はCPU２が評価データ
を読み込むストローブパルス７１の後縁で＋１カ
ウントする。そして、データ保持メモリ６は次の
評価データを用意する。
を読み込むストローブパルス７１の後縁で＋１カ
ウントする。そして、データ保持メモリ６は次の
評価データを用意する。
切換器８はコンパレータ５から送出される一致
信号８１によつてバス３をデータ保持メモリ６側
に接続する。バツフア９はCPU２が送出するア
ドレス・ステータス５１をコンパレータ５に、ス
トローブパルス７１をシーケンスカウンタ７に送
る。
信号８１によつてバス３をデータ保持メモリ６側
に接続する。バツフア９はCPU２が送出するア
ドレス・ステータス５１をコンパレータ５に、ス
トローブパルス７１をシーケンスカウンタ７に送
る。
以下、第１図の各部の動作を第２図に示す実施
例のフローを参照しながら説明する。
例のフローを参照しながら説明する。
ステツプS1では、条件保持メモリ４に設定条
件５２を、データ保持メモリ６を評価データを外
部より入力する。
件５２を、データ保持メモリ６を評価データを外
部より入力する。
ステツプS2では、ユーザシステム１のプログ
ラムを実行開始する。
ラムを実行開始する。
ステツプS3では、CPU２がメモリなどをアク
セスする。このとき、CPU２のアドレス・ステ
ータス５１はバツフア９を通してコンパレータ５
に送出される。
セスする。このとき、CPU２のアドレス・ステ
ータス５１はバツフア９を通してコンパレータ５
に送出される。
ステツプS4では、コンパレータ５が設定条件
５２とアドレス・ステータス５１が一致するか比
較する。
５２とアドレス・ステータス５１が一致するか比
較する。
NOの場合、バス３をユーザシステム１側に接
続し、ステツプS8に移る。
続し、ステツプS8に移る。
YESの場合、ステツプS5では、切換器８によ
りバス３をデータ保持メモリ６側に切り換える。
りバス３をデータ保持メモリ６側に切り換える。
ステツプS6では、評価データをバス３に送出
する。
する。
評価用データをCPU２が読み込み終わると、
ステツプS7では、ストローブパルス７１の後縁
によりシーケンスカウンタ７を＋１カウントす
る。その結果データ保持メモリ６のアドレス６１
が次の評価データのために更新される。
ステツプS7では、ストローブパルス７１の後縁
によりシーケンスカウンタ７を＋１カウントす
る。その結果データ保持メモリ６のアドレス６１
が次の評価データのために更新される。
ステツプS8でユーザシステム１のプログラム
が終了しない場合、再びステツプS3〜S7を通る。
このとき、データ保持メモリ６は最初のデータと
異なつた評価データをバス３に送出することがで
きる。
が終了しない場合、再びステツプS3〜S7を通る。
このとき、データ保持メモリ６は最初のデータと
異なつた評価データをバス３に送出することがで
きる。
次に、切換器８のタイミングを第３図のタイム
チヤートにより説明する。
チヤートにより説明する。
第３図アはCPU２からのアドレス・ステータ
ス５１、第３図イは条件保持メモリ４からの設定
条件５２、第３図ウは一致信号８１である。
ス５１、第３図イは条件保持メモリ４からの設定
条件５２、第３図ウは一致信号８１である。
第３図では、CPU２からのアドレス・ステー
タス５１がST０、ST１、ST２、ST３と順次切
換わつている。ここで、設定条件５２がST２に
設定されていれば、一致信号８１は第３図のタイ
ミングで「１」になる。
タス５１がST０、ST１、ST２、ST３と順次切
換わつている。ここで、設定条件５２がST２に
設定されていれば、一致信号８１は第３図のタイ
ミングで「１」になる。
次に、第４図により切換器８の切換状態を説明
する。第４図アでは切換器８はバス３とユーザシ
ステム１を接続し、第４図イでは切換器８はバス
３とデータ保持メモリ６を接続する。
する。第４図アでは切換器８はバス３とユーザシ
ステム１を接続し、第４図イでは切換器８はバス
３とデータ保持メモリ６を接続する。
第３図ウで一致信号８１が「０」のとき、切換
器８は第４図アの状態となリ、第３図ウで一致信
号８１が「１」のとき、切換器８は第４図イの状
態となる。
器８は第４図アの状態となリ、第３図ウで一致信
号８１が「１」のとき、切換器８は第４図イの状
態となる。
［発明の効果］
この発明によれば、CPUの同一アドレスを含
む任意のステータスによるバスアクセスに対し、
異なる評価データをシリアルにバスに送出できる
のでＩ／Ｏや割り込みの評価ができ、ICEにおい
て完全なソフトのシミユレーシヨンができるとい
う効果がある。
む任意のステータスによるバスアクセスに対し、
異なる評価データをシリアルにバスに送出できる
のでＩ／Ｏや割り込みの評価ができ、ICEにおい
て完全なソフトのシミユレーシヨンができるとい
う効果がある。
第１図はこの発明による実施例の構成図、第２
図は実施例用フロー、第３図は切換器８のタイム
チヤート、第４図は切換器８の切換状態図であ
る。 １……ユーザシステム、２……CPU、３……
バス、４……条件保持メモリ、５……コンパレー
タ、５１……アドレス・ステータス、５２……設
定条件、６……データ保持メモリ、６１……アド
レス、７……シーケンスカウンタ、７１……スト
ローブパルス、８……切換器、８１……一致信
号、９……バツフア。
図は実施例用フロー、第３図は切換器８のタイム
チヤート、第４図は切換器８の切換状態図であ
る。 １……ユーザシステム、２……CPU、３……
バス、４……条件保持メモリ、５……コンパレー
タ、５１……アドレス・ステータス、５２……設
定条件、６……データ保持メモリ、６１……アド
レス、７……シーケンスカウンタ、７１……スト
ローブパルス、８……切換器、８１……一致信
号、９……バツフア。
Claims (1)
- 【特許請求の範囲】 １ 被試験器であるユーザシステムに接続された
状態で、前記ユーザシステムを任意にバスアクセ
スし、前記ユーザシステムのハードウエアとソフ
トウエアを試験するためのインサーキツトエミユ
レータにおいて、 設定条件を保持する条件保持メモリと、 前記条件保持メモリの出力である設定条件と前
記インサーキツトエミユレータ内のCPUがバス
アクセスするときのステータスおよびアドレスを
比較するコンパレータと、 前記設定条件と前記CPUのアドレス・ステー
タスが一致したとき前記コンパレータから送出さ
れる一致信号に同期してバスに評価データを送出
するデータ保持メモリと、 前記データ保持メモリのアドレスを設定するシ
ーケンスカウンタと、 前記一致信号により前記CPUのバスを前記ユ
ーザシステム側から前記データ保持メモリ側に切
り換える切換器とを備え、 前記評価データを前記CPUが読み込んだ後、
シーケンスカウンタにより、前記データ保持メモ
リのアドレスを＋１インクリメントすることを特
徴とする論理評価回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054072A JPS61213933A (ja) | 1985-03-18 | 1985-03-18 | 論理評価回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054072A JPS61213933A (ja) | 1985-03-18 | 1985-03-18 | 論理評価回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213933A JPS61213933A (ja) | 1986-09-22 |
| JPH0411892B2 true JPH0411892B2 (ja) | 1992-03-02 |
Family
ID=12960412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054072A Granted JPS61213933A (ja) | 1985-03-18 | 1985-03-18 | 論理評価回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213933A (ja) |
-
1985
- 1985-03-18 JP JP60054072A patent/JPS61213933A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61213933A (ja) | 1986-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4788683A (en) | Data processing system emulation with microprocessor in place | |
| US6298320B1 (en) | System and method for testing an embedded microprocessor system containing physical and/or simulated hardware | |
| JP2678283B2 (ja) | データ通信制御装置 | |
| CA1263759A (en) | Arrangement for on-line diagnostic testing of an off- line standby processor in a duplicated processor configuration | |
| US5566303A (en) | Microcomputer with multiple CPU'S on a single chip with provision for testing and emulation of sub CPU's | |
| EP0942373B1 (en) | Adapter device with a local memory and method for processor emulation | |
| US5325365A (en) | In a memory emulation test apparatus, a method of and system for fast functional testing of memories in microprocessor-based units | |
| US5548794A (en) | Data processor and method for providing show cycles on a fast multiplexed bus | |
| US5758059A (en) | In-circuit emulator in which abrupt and deferred arming and disarming of several events on a microprocessor chip are controlled using a single-input pin | |
| US6973405B1 (en) | Programmable interactive verification agent | |
| JPH0411892B2 (ja) | ||
| EP0230219B1 (en) | Apparatus for testing a data processing system | |
| JPH05128079A (ja) | マルチプロセツサシステムにおけるトレース方式 | |
| JP2575025B2 (ja) | インサ−キット・エミュレ−タ | |
| JPS59202547A (ja) | デバツグ装置 | |
| SU1711173A1 (ru) | Устройство приоритетного доступа к общей шине | |
| JPS59202546A (ja) | デバツグ装置 | |
| SU1661771A1 (ru) | Устройство дл отладки программ | |
| SU1339569A1 (ru) | Устройство дл формировани сигнала прерывани при отладке программ | |
| JP3062124B2 (ja) | マイクロプロセッサ開発支援装置 | |
| SU446060A1 (ru) | Устройство управлени вычислительной машины | |
| JPH0293964A (ja) | データ処理装置の入出力動作テスト方式 | |
| JPS62248043A (ja) | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 | |
| JPH0695913A (ja) | デバッグ装置 | |
| JPH0273433A (ja) | データ転送装置 |