JPH04119669A

JPH04119669A - 改良された電極構造を有する半導体装置及びその製造方法

Info

Publication number: JPH04119669A
Application number: JP2240494A
Authority: JP
Inventors: Masaru Sakamoto; 勝坂本; Yoshio Nakamura; 中村　佳夫
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-09-10
Filing date: 1990-09-10
Publication date: 1992-04-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野］本発明は、複写機、ファクシミリ、プリンター銀塩カメ
ラ、ビデオテープレコーダー、画像表示装置などの各ｆ
！電子機器に搭載され、大きさは小さいながらも該機器
の仕様を大きく左右する半導体メモリー、光電変換装置
、信号処理装置等の半導体集積回路装置に関し、特にそ
の電極構造に関するものである。

【従来技術〕

近年の半導体回路装置の高集積化に伴い、半導体素子は
微細化されてきている。しかし、微細化に伴い、抵抗値
の増大、信頼性の低下など、多くの問題を抱えており、
微細化に伴う十分な特性を得るに至っていない。例えば図７に従来の半導体装置における配線部の一例を
示す。第７図において、７０１は半導体基板、７０２は機能性
領域（不純物の拡散領域）、７０３は絶縁膜、７０４は
実質的に正方形のコンタクトホール（サイズはＡＸＡ）
、７０５は電極及び配線領域である。Ｘ及びＹは占有面
積の縦横サイズであり、Ｘ＝３Ａ＋６Ｂ＋２Ｃ，Ｙ＝２
Ａ＋４Ｂで表わされる。ここで、Ａはホールサイズ、Ｂはホールと配線の重ね合
わせマージン、Ｃは配線の分離幅である。この様な構成における、ホールサイズＡの微細化につい
てはコンタクト抵抗の増大や配線の被覆性（ステップカ
バレツヂ）劣化による信頼性の低下等の問題が生やすい
。マージンＢの微細化については信頼性の低下や歩留り
の低下等の問題が生じやすい。分離幅Ｃの微細化につい
ては配線抵抗の増大や配線間の短絡等の問題が生じやす
い。そのため、配線関係の微細化のために、新たな材料、装
置、構造等の研究が盛んに行われている。特に、Ａの微細化については、多くの報告がなされてい
る。例えば、選択堆積による半導体基板と！極の間にＴｉＮ
、ＴｉＷ等のバリアメタルを設けることであり、又ホー
ル内を電極材料で埋め込む埋め込み電極構造である。従
来の選択堆積法では十分に平坦でしかも膜質に優れたも
のは得られていなし１のが現状である。このように、膜
質、安定性、工程増に伴う信頼性、コスト等の面でいま
だに解決されるべき技術課題を抱えているのである。〔目　的〕本発明は、上述した技術課題を解決すべくなされたもの
であり、微細化され且つ信頼性の高い、改良された電極
構造を有する半導体装置及びその製造方法を提供するも
のである。本発明の別の目的は、上述したＢ（コンタクト・配線の
重ね合わせマージン）を極力外さくすることも可能なく
らい設計の自由度が増大し、半導体素子を微細加工なら
しめ、高速駆動や大電流駆動に好適な半導体素子用の電
極構造を有する半導体装置及びその製造方法を提供する
ことである。本発明の目的を達成するための構成は、半導体基体の主
面側に設けられ半導体素子に接続された電極と前記電極
に接続された配線とを有する半導体装置において、前記
電極と前記配線との接続部における前記電極上面が実質
的に平坦でその一辺の長さをＡ、前記接続部における前
記配線の幅をＣとした時、前記ＡおよびＣがＡ≧Ｃの関
係を満足していることを特徴とする半導体装置である。また、本発明の目的を達成するための別の構成は、上述
した半導体装置の製造にあたり、選択堆積法により半導
体基体上に設けられた開孔を有する絶縁膜内に導電性の
膜を堆積させた後、該絶縁膜及び該導電性の膜の上に導
電性の膜を堆積させこれをパターニングすることを特徴
とする半導体装置の製造方法である。すなわち、本発明の目的は、埋め込み電極構造において
サイズＡのｔ極に対して、配線幅Ｃを接続するときにＡ
≧Ｃの関係を満足する電極構造により達成される。更に本発明の別の目的は、上記構造において更に、（＋
　’）　ｉｔ＆と配線間にバリアメタルを設けることや
、（２）電極上のみ単結晶、絶縁膜上は多結晶である配
線材料であること、（３）電極材料と配線材料が異種材
料であること、および（４）配線形成後に選択ＣＶＤ法
により電極及び配線を厚膜化することにより達成される
のである。［作用コ本発明を実現ならしめた原因は、まず安定な埋め込み電
極構造である。埋め込み電極については以前から多くの
報告がなされているが、酸化膜と電極の間にできる隙間
や膜中に含まれる不純物の問題更にはエッチバック等に
より生ずるダメージの問題等信頼性上多くの問題があっ
た。本発明では、後述する改良されたＣＶＤ法により上記問
題点を解決し、信頼性の高い微細な電極構造の形成か可
能となった。更には、十分なマージンを取るために従来は配線幅をコ
ンタクトホールより十分大きくとっていたのに対し、本
発明ではこれとは逆の従来は全く考えもつかなかったよ
うな発想の下に配線幅をコンタクトホールと同じ、より
好ましくはそれより小さくするのである。このようにし
て小さくとも十分なマージンを確保したまま微細で信頼
性の高い配線部を形成出来るようになる。〔実施例〕本発明の好適な実施態様例は以下の通りである。つまり、半導体素子に接続される導電体部分即ちｉｉＥ
＆　（ここでは開孔内を電極と呼ぶことにする）とこれ
らを結ぶ配！！！（ここでは主として絶縁膜上に及び該
電極上に設けられるものを配線と呼ぶことにする）との
接続部において、電極上面の一辺の長さをＡ、電極に接
続する配線幅をＣとした時にＡ＝Ｃ，より好ましくはＡ
＞ｃの関係が成立するように構成されるものである。具
体的にはＡは０．５ｐｍ〜１．０μｍ、Ｃは０．４μｍ
〜１．０μｍ、の範囲から上記関係を満たすように選択
される。モしてＣの値はより好ましくは、ホールサイズＡの５０
％から７０％最適には４０％から６０％のサイズである
。例えば、Ａが１．０μｍである場合、Ｃは０４μｍ〜１
，０μｍであり、これにアライメント精度を考慮すると
、より好ましくは０．４μｍｈ０．８μｍ、更に段差被
覆性を考慮すると最適には０．５μｍ〜０．７μｍであ
る。第１図は、本発明による好適な実施態様としての電極構
造を説明するための模式図であり、（Ａ）は平面図、（
Ｂ）は断面図に対応している。第１図において、１０１はＰ型やＮ型の半導体基板、１
０２はソース、ドレイン、ベース、エミッタ、コレクタ
用やオーミックコンタクト用の機能性領域（不純物の拡
散領域）、１０３は酸化シリコン、窒化シリコン、有機
樹脂皮膜等の絶縁膜、１０４は開孔としてのコンタクト
ホール（サイズはＡＸＡ；Ａ＝１．０μｍ）、１０５は
コンタクトホール１０４に埋め込まれた電極領域、１０
６はＴｉＮ、Ｗ等のバリアメタル、１０７はＡｌ１、Ｃ
ｕ、等の配線（配線幅Ｃ，Ｃ＝０．６Ｊｍ）である。ここでは電極１０５は長方体形状であり、半導体基体の
主面に設けられた半導体領域に直接接続されて、配設さ
れており、この電極の上面の一部に配線１０６．１０７
が接続されている。この電極構造は、絶縁ゲート型ＦＥＴであればソース・
ドレイン電極に、バイポーラトランジスタであ′ればベ
ース、エミッタ電極等に上記構成を適用すればより一層
の微細化が推し計られ、その性能が向上するのである。即ちＦＥＴであれば、主電極の抵抗及び容量が小さくな
り、且つ主電極、制御電極間の距離が小さくなることか
ら、微細化、高速化に通しており、バイポーラトランジ
スタであれば、ベース抵抗及びベース・エミッタ間容量
が小さくなることから、エミッタ・クラウデイング効果
が小さく、微細化、高速化に適したものとなる。又配＃Ｊ！１及び配線２を接続する場合にも高密度で且
つ信頼性の高い、を極構造が可能となる。第７図で示した従来例と、Ｘ及びＹについて比較した場
合、Ｘでは６ｘＢの長さが微細化され、Ｙでも４ＸＢの
長さが微細化されていることがわがであろう。また本発
明によれば、コンタクトホールと電極の重ね合わせマー
ジンを著しく小さくこともできるのである。（成膜方法）本発明による埋め込み電極の形成に好適な成膜方法につ
いて、以下に説明する。本発明に好適な成膜方法とは、アルキルアルミニウムハ
イドライドのガスと水素ガスとを用いて電子供与性の基
体上に表面反応により、堆積膜を形成するものである。特に、原料ガスとしてモノメチルアルミニウムハイドラ
イド（ＭＭＡＨ）またはジメチルアルミニウムハイドラ
イド（ＤＭＡＨ）等のメチル基を含むアルキルアルミニ
ウムハイドライドを用い、反応ガスとしてＨ２ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡ１膜を堆積することが出来る。ここで、へβ選択堆
積の際には直接加熱または間接加熱により基体の表面温
度をアルキルアルミニウムハイドライドの分解温度以上
４５０℃未満に保持することが好ましく、より好ましく
は、２６０℃以上４４０℃以下がよい基体を上記温度範囲になるべく加熱する方法としては直
接加熱と間接加熱とがあるが、特に直接加熱により基体
を上記温度に保持すれば高堆積速度で良質のＡｌ１膜を
形成することができる。例えば、Ａｕｇ形成形成基体表
面温度をより好ましい温度範囲である２６０℃〜４４０
℃とした時、３０００人〜５０００人／分という抵抗加
熱の場合よりも高い堆積速度で良質な膜が得られるので
ある。このような直接加熱（加熱手段からのエネルギー
が直接基体に伝達されて基体自体を加熱する）の方法と
しては、例えば、ハロゲンランプ、キセノンランプ等に
よるランプ加熱があげられる。また、間接加熱の方法と
しては抵抗加熱があり、堆積膜を形成すべき基体を支持
するための堆積膜形成用の空間に配設された基体支持部
材に設けられた発熱体等を用いて行うことが出来る。この方法により電子供与性の表面部分と非電子供与性の
表面部分とが共存する基体にＣＶＤ法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにＡｌ
２の単結晶が形成される。この／ＩＩｌは電８ｉ／配線
材料として望まれるあらゆる特性に優れたものとなる。即ち、ヒルロックの発生確率の低減、アロイスパイク発
生確率の低減が達成されるのである。これは、電子供与性の表面としての半導体や導電体から
なる表面上に良質の八βを選択的に形成でき、且つその
Ａ４が結晶性に優れているが故に下地のシリコン等との
共晶反応によるアロイスパイクの形成等がほとんどみら
れないか極めて少ないものと考えられる。そして、半導
体装置の電極として採用した場合には従来考えられてき
たＡρ電極の概念を越えた従来技術では予想だにしなか
った効果が得られるのである。以上のように電子供与性の表面例えば絶縁膜に形成され
半導体基体表面が露出した開孔内に堆積されたＡｌ２は
単結晶構造となることを説明したが、このＡ１−ＣＶＤ
法によれば以下のようなＡｌを主成分とする金属膜をも
選択的に堆積でき、その膜買も優れた特性を示すのであ
る。たとえば、アルキルアルミニウムハイドライドのガスと
水素とに加えてＳｉＨ４，５ｉ２Ｈａ、Ｓｉ、Ｈ，、Ｓｉ　（ＣＨ３）
、、５ｉＣＩＬ４．ＳｉＨ２ＣＪ１２．５ｉＨＣＩＬ５
等のＳｉ原子を含むガスや、ＴｉＣＪ２４．　Ｔｉ　Ｂｒｎ　、Ｔｉ　（ＣＨ３）、
等のＴｉ原子を含むガスや、ビスアセチルアセトナト銅Ｃｕ　（Ｃ６Ｈｔ　０２）２
、ビスジピバロイルメタナイト銅Ｃｕ　（Ｃ，、Ｈ１９
０２）２．ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ　（Ｃｓ　ＨＦｅ　０２　）　２等のＣｕ原子を含む
ガス、を通宜組み合わせて導入して混合ガス雰囲気として、例
えばＡｆ２−Ｓｉ、　Ａｆ２−Ｔｉ、　Ａｆ２−Ｃｕ％
Ａｊ２−５ｉ−Ｔｉ、ＡＪＺ−５ｉ−Ｃｕ等の導電材料
を選択的に堆積させて電極を形成してもよい。また、上記へρ−ＣＶＤ法は、選択性に優れた成膜方法
であり且つ堆積した膜の表面性が良好であるために、次
の堆積工程に非選択性の成膜方法を通用して、上述の選
択堆積したＡｉ展および絶縁膜としてのＳ　ｉ　０２等
の上にもＡｉ又はＡ１を主成分とする金属膜を形成する
ことにより、半導体装置の配線として汎用性の高い好適
な金属膜を得ることができる。このような金属膜とは、具体的には以下のとおりである
０選択堆積したＡｆ２．ＡｆＬ−Ｓｉ％ＡＪ２−Ｔ　ｉ
、　Ａｌ２−Ｃｕ、　Ａｌ１−５　ｉ　−Ｔ　ｉ、　Ａ
ｆｔ　−５ｉ−Ｃｕと非選択的に堆積したＡ１、Ａｆ−
３ｉ、ＡＪｌ−Ｔｉ、Ａｌ２−Ｃｕ、Ａｌ１−５　ｉ　
−Ｔｉ％ＡＪ２−Ｓｉ−Ｃｕとの組み合わせ等である。非選択堆積のための成膜方法としては上述したＡｌ１−
ＣＶＤ法以外のＣＶＤ法やスパッタリングＶ去等がある
。（成膜装置）次に、本発明による電極を形成するに好適な成膜装置に
ついて説明する。第２図乃至第４図に上述した成膜方法を通用するに好適
な金属膜連続形成装置を模式的に示す。この金属膜連続形成装置は、第２図に示すように、ゲー
トバルブ３１０ａ〜３１０ｆによって互いに外気遮断下
で連通可能に連接されているロードロック室３１１、第
１の成膜室としてのＣＶＤ反応室３１２、Ｒｆエツチン
グ室３１３、第２の成膜室としてのスパッタ室３１４、
ロードロック室３１５とから構成されており、各室はそ
れぞれ排気系３１６ａ〜３１６ｅによって排気され減圧
可能に構成されている。ここで前記ロードロック室３１
１は、スルーブツト性を向上させるために堆積処理前の
基体雰囲気を排気後にＨ２雰囲気に置き換える為の室で
ある。次のＣＶＤ反応室３１２は基体上に常圧または減
圧下で上述したＡｌ２−ＣＶＤ法による選択堆積を行う
室であり、成膜すべき基体表面を少なくとも２００℃〜
４５０℃の範囲で加熱可能な発熱抵抗体３１７を有する
基体ホルダ３１８が内部に設けられるとともに、ＣＶＤ
用原料ガス導入ライン３１９によって室内にバブラー３
１９−１で水素によりバブリングされ気化されたアルキ
ルアルミニウムハイドライド等の原料ガスが導入され、
またガスライン３１９′より反応ガスとしての水素ガス
が導入されるように構成されている。次のＲｆエツチン
グ室３１３は選択堆積後の基体表面のクリーニング（エ
ツチング）をＡｒ雰囲気下で行うための室であり、内部
には基体を少なくとも１００℃〜２５０℃の範囲で加熱
可能な基体ホルダ３２０とＲｆエツチング用電極ライン
３２１とが設けられるとともに、Ａｒガス供給ライン３
２２が接続されている。次のスパッタ室３１４は基体表
面にＡｒ雰囲気下でスパッタリングにより金属膜を非選
択的に堆積する室であり、内部に少なくとも２００℃〜
２５０℃の範囲で加熱される基体ホルダ３２３とスパッ
タターゲツト材３２４ａを取りつけるターゲット電極３
２４とが設けられるとともに、Ａｒガス供給ライン３２
５が接続されている。最後のロードロツタ室３１５は金
属膜堆積完了後の基体を外気中に比す前の調整室であり
、雰囲気をＮ２に置換するように構成されている６第３図は上述した成膜方法を通用するに好適な金属膜連
続形成装置の他の構成例を示しており、前述の第２図と
同じ部分については同一符号とする。第３図の装置が第
２図の装置と異なる点は、直接加熱手段としてハロゲン
ランプ３３０が設けられており基体表面を直接加熱出来
る点であり、そのために、基体ホルダ３１２には基体を
浮かした状態で保持するツメ３３１が配設されているこ
とである。このよう構成により基体表面を直接加熱することで前述
した様に堆積速度をより一層向上させることが可能であ
る。上記構成の金属膜連続形成装置は、実際的には、第４図
に示す様に、搬送室３２６を中継室として前記ロードロ
ック室３１１、ＣＶＤ反応室３１２、ＲｆエツチングＮ
３１３、スパッタ室３１４、ロードロック室３１５が相
互に連結された構造のものと実質的に等価である。この
構成ではロードロック室３１１はロードロック室３１５
を兼ねている。前記搬送室３２６には、図に示すように
、ＡＡ力方向正逆回転可能かつＢＢ方向に伸縮可能な搬
送手段としてのアーム３２７が設けられており、このア
ーム３２７によフて、第５図中に矢印で示すように、基
体を工程に従って順次ロードロック室３１１からＣＶＤ
室３１２、Ｒｆエツチング室３１３、スパッタ室３１４
、ロードロック室３１５へと、外気にさらすことなく連
続的に移動させることができるようになっている。（埋め込み電極の形成方法）本発明による埋め込み電極を形成するための成膜手順を
説明する。まず基体の用意をする。基体としては、例えば単結晶Ｓ
ｉウェハ上に各口径の開孔の設けられた絶ＭＵが形成さ
れたものを用意する。第６図（Ａ）はこの基体の一部分を示す模式図である。ここで、４０】は伝導性基体としての単結晶シリコン基
体、４０２は絶縁膜（層）としての熱酸化シリコン膜で
ある。４０３および４０４は開孔（露出部）でありそれ
ぞれ口径が異なる。基体上への第１配線層としての電極となるＡｊ２成膜の
手順は第３図をもってすれば次の通りである。上述した基体をロードロック室３１１に配置する。この
ロードロック室３１１に前記したように水素を導入して
水素雰囲気としておく。そして、排気系３１６ｂにより
反応室３１２内をほぼ１×１０−’Ｔｏｒｒに排気する
。ただし反応室３１２内の真空度は、ｌＸｌ０−’Ｔｏ
ｒｒより悪くてもＡ１は成膜出来る。そして、ガスライン３１９からバブリングされたＤＭＡ
Ｈのガスを供給する。ＤＭＡＨラインのキャリアガスに
はＨ２を用いる。第２のガスライン３１９′は反応ガスとしてのＨ２用で
あり、この第２のガスライン３１９′からＨ２を流し、
不図示のスローリークバルブの開度を調整して反応室３
１２内の圧力を所定の値にする。この場合の典型的圧力
は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラインよりＤＭ
ＡＨを反応管内へ導入する。全圧を略々１．５Ｔｏｒｒ
、ＤＭＡＨ分圧を略々５．０ｘｌＯ−’Ｔｏｒｒとする
。その後ハロゲンランプ３３０に通電しクエへを直接加熱
する。このようにしてＡｉを選択的に堆積させる。所定の堆積時間が経過した後、ＤＭＡＨの供給を一端停
止する。この過程で堆積されるＡｌ１膜の所定の堆積時
間とは、Ｓｉ（単結晶シリコン基体１）上のＡＡ膜の厚
さが、５ｉｎ２　（熱酸化シリコン膜２）の膜厚と等し
くなるまでの時間であり、実験によりあらかじめ求める
ことが出来る。このときの直接加熱による基体表面の温度は２７０℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にＡｊ２Ｍ４０５が堆積するので
ある。（第１実施例）本第１実施例とは、第１図にしめすように、コンタクト
ホール内の電極と、その上のバリアメタルと、その上の
主となる配線と、の組み合わせ構造である。前述の選択ＡＡ−ＣＶＤ法を用いて埋め込み電極として
の単結晶Ａｎ　（Ａ＝０．８μｍ）形成し続いて、非選
択にスパッタ法等を用いてＴｉＮ。ＴｉＷ等のバリアメタル層とＡ１＠を全面に形成する。本発明に示したＣ＝０．６μｍ寸法の配線マスクを用い
てパターンを施し、エツチングを行う。まず、レジスト／　Ａ　Ｉｔ　／　Ｔ　ｉ　Ｎの選択比
を考えて、ＢＣ４２３等のガスにより、ＡｊＺのみをエ
ツチングする。続いてＡ　Ｊ２　／　Ｔ　ｉ　Ｎの選択
比を考えてＣＦ４等のガスにより、ＴｉＮのみをエツチ
ングすることにより第１図に示す前述した構造の上記電
極構造が可能となる。（第２実施例）本第２実施例とは、第８図に示すように、コンタクトホ
ール内の電極とその上のみが単結晶ＡＩｌで、絶縁膜上
は非単結晶としての多結晶Ａｊ２である配線構造である
。第８図において、８０１は半導体基板、８０２は機能性
領域（不純物拡散領域）、８０３は絶縁膜、８０４はコ
ンタクトホール、８０５は半導体基板上に形成された単
結晶のアルミニウム、８０６は絶縁股上に形成された多
結晶のアルミニウムからなる配線部である。第１実施例同様にして、選択Ａｎ−ＣＶＤ法を用いて埋
め込み電極（Ａ＝０．８μｍ）を形成した後、非選択の
ＣＶＤ法を用いて配線としてのＡｌをデポジションする
。続いて本発明に示した配線マスク（Ｃ＝０．７μｍ）
を用いてパターンを施こし、エツチングする。多結晶Ａ
ｌｌ／車結晶八ρのへ択比を考えて、塩素系のガスを用
いてエツチングすることにより、上記電極構造が良好に
形成可能となる。（第３実施例）本第３実施例とは、第９図に示すように、コンタクトホ
ール内の電極と、その上および絶縁膜上はの配線と、が
異なる材料からなる配線構造である。このような場合に
も、同様に良好な電極構造か形成可能となる。第９図において、９０１は半導体基板、９０２は機能性
領域（不純物拡散領域）、９０３は絶縁膜、９０４はコ
ンタクトホール、９０５はコンタクトホール内に埋め込
まれた電極、９０６は電極材料と異種の配線である。第１実施例同様にして、選択Ａｊ２．−ＣＶＤ法を用い
て単結晶ＡＩからなる埋め込み電極（Ａ＝０．８μｍ）
を形成する。続いて配線材料となるＷ等をスパッタ法で
形成する。次に本発明に示した配線マスクを用いてパタ
ーンを施こし、エツチングする。Ａｌｌ／Ｗの選択比を
考慮して、ＣＦ４系のガスを用いてエツチングすること
により、上記電極構造（Ｃ＝Ｏ，Ｓμｍ）が可能となる
。（第４実施例）本第４実施例とは、第１０図に示すように配線を厚膜化
する電極構造である。第１０図において、１００１は半導体基板、１００２は
機能性領域（不純物拡散領域）、１００３は絶縁膜、１
００４はコンタクトホール、１００５は電極及び配線、
１００６はパターニング後の選択ＣＶＤにより厚膜化さ
れた電極及び配線である。第４実施例の電極構造において、多結晶、単結晶など材
料の結晶構造に関係なく、埋め込み電極及び配線がへρ
等の同一材料で形成されている場合、本発明による配線
を得るための配線マスクを用いてエツチングを行うとオ
ーバーエツチングにより、信頼性の低下を招くおそれが
ある。そこで本第４実施例ではエツチングをした後、再
び選択ＣＶＤを行うことで配線部の厚膜化を行い、信頼
性を格段に高めることが出来る。このような方法には特
に上述したＡｌ２−ＣＶＤ法を採用することで平坦性に
すぐれ低抵抗でマイグレーションに強い配線を得ること
が田来る。（半導体装置への応用）以下本発明による電極構造を有する半導体装置として、
バイポーラトランジスタを挙げて従来例と比較しながら
具体的に説明する。第１１図は従来のバイポーラトランジスタを説明するた
めの平面図及び断面図であり、第１２図は上述したバイ
ポーラトランジスタを説明するための平面図及び断面図
である。図を見れば明らかなように、バイポーラトラン
ジスタにおいては、上記電極構成を採用することにより
、電極間距離や配線間距離を小さくすることができるよ
うになり、それに伴い拡散領域を小さくすることが可能
となる。従って容量及び抵抗値の低減が可能となり、高
速動作可能なバイポーラトランジスタを得ることかでき
る。第１１図及び第１２図において半導体基板１１０１．１
２０１の主面側上部にはコレクタ領域１１０２．１２０
２、低不純物濃度領域１１０３．１２０３が設けられて
いる。その上にはベース領域１１０５．１２０５、さら
にｎ９型のエミッタ領域１１０６．１２０６が形成され
ている。このようにバイポーラトランジスタの形成され
た半導体基体主面上には電極】１０８．１２０９、及び
配ｊｌｌ１０９，１２１０．１２１１が形成されている
。また、符号１１０７．１２０７は層間絶縁膜、１１０
４．１２０４はトレンチの分離領域である。ここでは配
線上の絶縁膜は図示していないが、該絶縁膜形成にあた
っては、下の電極及び配線の形状から明らかに、本例の
ほうが段差被覆性に優れた構成であることが理解出来よ
う。（製造方法の説明）以下、上述した実施例によるバイポーラトランジスタの
製造方法について説明する。まず、単結晶Ｐ型シリコン基板１２０１に対し、Ａｓを
打ちこみ、コレクタ抵抗低減のための埋め込み領域１２
０２を形成する。続いてエピタキシャル成長によりｎ−
型コレクタ領［１２０３を形成する。そして、素子分離
領域１２０４を形成すべき部分をエツチングする。エツ
チングにより形成された溝に対して、酸化膜や多結晶シ
リコンを堆積させ埋め込むことにより、素子分離領域１
２０４を形成する。その後、所望の位置にＢのイオン注
入により、Ｐ型のベース領域１２０５を形成する。更に
その中にＰを拡散させＮ１型のエミッタ領域］２０６を
形成する。このようにして、各半導体領域の形成された半導体基体
の主面上にＣＶＤ法により絶縁膜としての酸化シリコン
［１２０７を形成し、反応性イオンエツチングにより口
径０．８ｘ０．８μｍのコンタクトホール１２０８を形
成する。ここで絶縁膜としては熱酸化法によるＳ　ｉ　
Ｏ２とボロン及びリンを含む酸化シリコン膜（ＢＰＳＧ
）との組み合わせのような複数の絶縁膜が積層された絶
縁膜であってもよい。次に、前述したＡｌ２−ＣＶＤ法とりわけ原料ガストし
てＤＭＡＨ，反応ガスとして水素を利用して基体表面を
２７０℃程に保持して熱ＣＶＤ法により、コンタクトホ
ール内にＡｎを選択的に堆積させて単結晶へ１からなる
電極１２０９を形成する。更にスパッタリング法によりＴｉＮ膜１２１０を１００
０人程堆積させて形成し、続いてスパッタリング法によ
り非選択のＡｌｌ＠１２１１を５０００〜１００００人
はど堆積させる。そして、本発明による配線設計のマス
クを使い、先ずＡＩｔを塩素系のガスによりエツチング
する。次にＣＦ４系のガスを用いパターニングされたＡ
ｌ２をマスクに利用してＴｉＮをエツチングする。この
ようにして配線幅０．５μｍの第１２図に示した構成の
バイポーラトランジスタを得ることが出来る。上述した製造方法により形成した数百個のトランジスタ
を利用したリングオシレータを作り、その特性試験、及
び耐久試験を行った。その結果、信号遅延や長時間連続動作による破損等の特
性は従来例に比べて向上し、なおかつ歩留まりを落とす
ことなく集積度を向上させることが出来た。［効果コ本発明によれば、微細化され且つ信頼性の高い半導体装
置を提供できるとともに、マージンが適宜選択出来るの
での設計自由度が増大し高速駆動や大電流駆動に好適な
半導体装置を低価格で提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体素子用の電極構
造を説明するための模式図、第２図乃至第５図は、本発明による半導体装置を製造す
るのに好適な製造装置を説明する為の槙成因、第６図は本発明の半導体装置を製造するに好適なＣＶＤ
法による成膜手順を説明するための模式第７図は従来技
術による半導体素子用電極の構造を説明するための模式
図、第８図、第９図、第１０図は本発明による半導体素子用
電極の他の実施例を示す模式図、第１１図は従来のバイ
ポーラトランジスタを説明するための模式図、第１２図は本発明によるバイポーラトランジスタを説明
するための模式図である。ント、全日月によろ嘴？、木す配り卑、輿改ＣＡ）平面
図／ρ／ＣＢ）Ｌ−Ｌ’の断面図メｅ３なｊ／ど４夕必ざ懲７図様米のミオ孕西ｌ線講造− （Ａ）平面図りρノＣＢ）Ｌ−Ｌ’の醗面図２に発日月１：よる慟し下秒厘乙糸檗構蓑し戊η 木兇日目１こよろｔ壜西乙線構造りθ／／θθｌ躬／／図従来イ列のパ゛イボ−７Ｆう〉ジスタ（Ａ）’！−面図／／ρ／（Ｂ）Ｌ−Ｌ′の町面図

Claims

【特許請求の範囲】

（１）半導体基体の主面側に設けられ半導体素子に接続
された電極と前記電極に接続された配線とを有する半導
体装置において、前記電極と前記配線との接続部におけ
る前記電極上面が実質的に平坦で、その一辺の長さをＡ
、前記接続部における前記配線の幅をＣとした時、前記
ＡおよびＣがＡ≧Ｃの関係を満足していることを特徴と
する半導体装置。
（２）請求項（１）に記載の半導体装置において前記電
極と前記配線の間にバリアメタルを有することを特徴と
する半導体装置。
（３）請求項（１）に記載の半導体装置において前記電
極が単結晶アルミニウム、前記配線が多結晶アルミニウ
ムであることを特徴とする半導体装置。
（４）請求項（１）に記載の半導体装置において前記電
極および前記配線が互いに異なる種類の材料であること
を特徴とする半導体装置。
（５）請求項（１）に記載の半導体装置において前記電
極および前記配線が同一材料であることを特徴とする半
導体装置。
（６）請求項（１）に記載の半導体装置の製造方法にお
いて、選択堆積法により半導体基体上に設けられた開孔
を有する絶縁膜内に導電性の膜を堆積させた後、該絶縁
膜及び該導電性の膜の上に導電性の膜を堆積させこれを
パターニングすることを特徴とする半導体装置の製造方
法。
（７）請求項（６）に記載の半導体装置の製造方法にお
いて、前記選択堆積法はアルキルアルミニウムハイドラ
イドと水素とを用いた化学気相堆積法であることを特徴
とする半導体装置の製造方法。
（８）請求項（７）に記載の半導体装置の製造方におい
て前記アルキルアルミニウムハイドライドはメチル基を
含むことを特徴とする半導体装置の製造方法。
（９）請求項（８）に記載の半導体装置の製造方法にお
いて、前記アルキルアルミニウムハイドライドはジメチ
ルアルミニウムハイドライドであることを特徴とする半
導体装置の製造方法。
（１０）請求項（１）に記載の半導体装置を用いた電子
機器。