JPH04120940A - ループバック制御回路 - Google Patents
ループバック制御回路Info
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- JPH04120940A JPH04120940A JP2240151A JP24015190A JPH04120940A JP H04120940 A JPH04120940 A JP H04120940A JP 2240151 A JP2240151 A JP 2240151A JP 24015190 A JP24015190 A JP 24015190A JP H04120940 A JPH04120940 A JP H04120940A
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- loopback
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- Monitoring And Testing Of Transmission In General (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
スレーブモード・ループバック用クロック供給回路に関
し、 煩雑な操作を必要とせず、外部から供給されるクロック
の異常に影響されずに、ループバック試験を行うことを
可能にすることを目的とし、他から供給されたクロック
に同期して動作し、所定の制御を受けることにより、被
試験装置が出力する送信データを、該被試験装置の受信
データ入力として折り返すループバックセレクト部と、
外部からループバック切替えの指示を受けると、前記被
試験装置が出力する送信データを、該被試験装置の受信
データ入力として折り返すように前記ループバックセレ
クト部を制御するループバック制御部とを有してなるル
ープバック制御回路において、外部から前記ループバッ
クセレクト部および被試験装置を動作させるために供給
される外部クロックの異常を監視するクロック監視部と
、前記外部クロックとは独立に、前記ループバックセレ
クト部および前記被試験装置を動作させることのできる
内部クロックを発生する内部クロック発生部とを備え、
前記ループバック制御部は、前記ループバックセレクト
部および前記被試験装置に対して、通常は、前記外部ク
ロックを、前記同期して動作するためのクロックとして
供給し、前記クロック監視部において、前記外部クロッ
クの異常が検出されると、該外部クロックの代わりに前
記内部クロックを前記ループバックセレクト部および前
記被試験装置に供給するように構成する。
し、 煩雑な操作を必要とせず、外部から供給されるクロック
の異常に影響されずに、ループバック試験を行うことを
可能にすることを目的とし、他から供給されたクロック
に同期して動作し、所定の制御を受けることにより、被
試験装置が出力する送信データを、該被試験装置の受信
データ入力として折り返すループバックセレクト部と、
外部からループバック切替えの指示を受けると、前記被
試験装置が出力する送信データを、該被試験装置の受信
データ入力として折り返すように前記ループバックセレ
クト部を制御するループバック制御部とを有してなるル
ープバック制御回路において、外部から前記ループバッ
クセレクト部および被試験装置を動作させるために供給
される外部クロックの異常を監視するクロック監視部と
、前記外部クロックとは独立に、前記ループバックセレ
クト部および前記被試験装置を動作させることのできる
内部クロックを発生する内部クロック発生部とを備え、
前記ループバック制御部は、前記ループバックセレクト
部および前記被試験装置に対して、通常は、前記外部ク
ロックを、前記同期して動作するためのクロックとして
供給し、前記クロック監視部において、前記外部クロッ
クの異常が検出されると、該外部クロックの代わりに前
記内部クロックを前記ループバックセレクト部および前
記被試験装置に供給するように構成する。
本発明は、ループバ、ツタ制御回路に関する。
例えば、テレビ会議装置等の通信装置は、送信データを
出力する送信側の構成と受信データを入力する受信側の
構成とを有しており、通常は、送信側の構成、および、
受信側の構成は、それぞれ、例えば、公衆ディジクル網
と接続して、他のテレビ会議場の装置との間で画像およ
び音声のデータの遺り取りを行っている。しかしながら
、上記のような通信装置の保守を行う際には、同一装置
の送信側の構成の出力を、そのまま折り返して受信側の
構成に接続し、自装置の機能が正常かどうかを確認する
ループバック試験が行われる。第９図（５λ には、テレビ会議装置におけるループバック試験のため
の構成の１例が示されている。第９図において、ＣＯＤ
は符号化部、ＤＥＣは復号化部、Ｌ／ＩＦはラインイン
ターフェイス、Ａ／ＤはＡ／Ｄ変換部、そして、Ｄ／Ａ
はＤ／Ａ変換部である。
出力する送信側の構成と受信データを入力する受信側の
構成とを有しており、通常は、送信側の構成、および、
受信側の構成は、それぞれ、例えば、公衆ディジクル網
と接続して、他のテレビ会議場の装置との間で画像およ
び音声のデータの遺り取りを行っている。しかしながら
、上記のような通信装置の保守を行う際には、同一装置
の送信側の構成の出力を、そのまま折り返して受信側の
構成に接続し、自装置の機能が正常かどうかを確認する
ループバック試験が行われる。第９図（５λ には、テレビ会議装置におけるループバック試験のため
の構成の１例が示されている。第９図において、ＣＯＤ
は符号化部、ＤＥＣは復号化部、Ｌ／ＩＦはラインイン
ターフェイス、Ａ／ＤはＡ／Ｄ変換部、そして、Ｄ／Ａ
はＤ／Ａ変換部である。
ところで、通常、上記のような通信装置は通常、クロッ
クに同期して動作するので、ループバック試験の際にも
クロックを供給してやる必要があるが、外部から供給す
るクロックの品質によってループバック試験自体に悪影
響が及ばないようにすることが望まれている。
クに同期して動作するので、ループバック試験の際にも
クロックを供給してやる必要があるが、外部から供給す
るクロックの品質によってループバック試験自体に悪影
響が及ばないようにすることが望まれている。
〔従来の技術および発明が解決しようとする課題〕従来
、例えば、テレビ会議装置等の公衆ディジタル網と接続
して使用されるような通信装置のループバック試験にお
いては、例えば、ｌ５ＤＮ端末装置のＤＳＵから公衆デ
ィジタル網のクロックを抽出し、このクロックを、例え
ば、第９図に示されるようなループバック試験の構成に
供給していた（スレーブモード・ループバック試験）。
、例えば、テレビ会議装置等の公衆ディジタル網と接続
して使用されるような通信装置のループバック試験にお
いては、例えば、ｌ５ＤＮ端末装置のＤＳＵから公衆デ
ィジタル網のクロックを抽出し、このクロックを、例え
ば、第９図に示されるようなループバック試験の構成に
供給していた（スレーブモード・ループバック試験）。
しかしながら、例えば、上記のｌ５ＤＮ端末装置のＤＳ
Ｕのクロック抽出部の故障等により、正常なりロックが
抽出されなくなると、ループバック試験が正しく行われ
ず、たとえ、装置自体に異常がなくても、異常な結果が
出る等の問題があった。
Ｕのクロック抽出部の故障等により、正常なりロックが
抽出されなくなると、ループバック試験が正しく行われ
ず、たとえ、装置自体に異常がなくても、異常な結果が
出る等の問題があった。
そこで、従来、試験のオペレータが、予め、試験の構成
に供給するクロックの品質を確認して、もし、異常があ
れば、マニュアル操作によって、他のタロツク発振器を
接続して、改めてループバック試験を行っていた。しか
しながら、このようなことは大変煩雑であり、装置の保
守作業がスムースに行われないという問題があった。
に供給するクロックの品質を確認して、もし、異常があ
れば、マニュアル操作によって、他のタロツク発振器を
接続して、改めてループバック試験を行っていた。しか
しながら、このようなことは大変煩雑であり、装置の保
守作業がスムースに行われないという問題があった。
本発明は、上記の問題点に鑑み、なされたもので、煩雑
な操作を必要とせず、外部から供給されるクロックの異
常に影響されずに、ループバック試験を行うことを可能
にするループバック制御回路を提供することを目的とす
るものである。
な操作を必要とせず、外部から供給されるクロックの異
常に影響されずに、ループバック試験を行うことを可能
にするループバック制御回路を提供することを目的とす
るものである。
第１図は、本発明のループバック制御回路の基本構成図
である。
である。
第１図において、１はループバックセレクト部、２は内
部クロック発生部、３はクロック監視部、そして、４は
ループバック制御部である。
部クロック発生部、３はクロック監視部、そして、４は
ループバック制御部である。
ループバックセレクト部１は、以下に述べるようなルー
プバック制御部４からの制御により、当該被試験装置が
出力する送信データを、当該被試験装置の受信データ入
力として折り返す回路であり、他から供給されたクロッ
クに同期して動作する。
プバック制御部４からの制御により、当該被試験装置が
出力する送信データを、当該被試験装置の受信データ入
力として折り返す回路であり、他から供給されたクロッ
クに同期して動作する。
内部クロック発生部２は、外部から供給される外部クロ
ックとは独立に、上記のループバックセレクト部１およ
び当該被試験装置を動作させることのできる内部クロッ
クを発生する。
ックとは独立に、上記のループバックセレクト部１およ
び当該被試験装置を動作させることのできる内部クロッ
クを発生する。
クロック監視部３は、外部から上記のループバックセレ
クト部１および当該被試験装置を動作させるために供給
される外部クロックの異常を監視する。
クト部１および当該被試験装置を動作させるために供給
される外部クロックの異常を監視する。
ループバック制御部４は、外部からループバック切替え
の指示を受けると、前記ループバックセレクト部１を制
御して、当該被試験装置が出力する送信データを、当該
被試験装置の受信データ入力として折り返すようにする
他、通常は、前記外部クロックを前記ループバックセレ
クト部１および当該被試験装置に対して供給し、前記ク
ロック監視部３において、前記外部クロックの異常が検
出されると、該外部クロックの代わりに前記内部クロッ
ク発生部２が発生する内部クロックを前記ループバック
セレクト部１および当該被試験装置に供給する。
の指示を受けると、前記ループバックセレクト部１を制
御して、当該被試験装置が出力する送信データを、当該
被試験装置の受信データ入力として折り返すようにする
他、通常は、前記外部クロックを前記ループバックセレ
クト部１および当該被試験装置に対して供給し、前記ク
ロック監視部３において、前記外部クロックの異常が検
出されると、該外部クロックの代わりに前記内部クロッ
ク発生部２が発生する内部クロックを前記ループバック
セレクト部１および当該被試験装置に供給する。
本発明によれば、クロック監視部３において、外部から
上記のループバックセレクト部１および当該被試験装置
を動作させるために供給される外部クロックの異常を監
視しており、もし、異常が検出されれば、ループバック
制御部４によって、ループバックセレクト部１および当
該被試験装置（只） に供給するクロックを、外部クロックから、内部クロッ
ク発生部２が発生する内部クロックに自動的に切り換え
るので、煩雑な操作を必要とせず、外部から供給される
クロックの異常に影響されずに、ループバック試験を行
うことが可能となる。
上記のループバックセレクト部１および当該被試験装置
を動作させるために供給される外部クロックの異常を監
視しており、もし、異常が検出されれば、ループバック
制御部４によって、ループバックセレクト部１および当
該被試験装置（只） に供給するクロックを、外部クロックから、内部クロッ
ク発生部２が発生する内部クロックに自動的に切り換え
るので、煩雑な操作を必要とせず、外部から供給される
クロックの異常に影響されずに、ループバック試験を行
うことが可能となる。
第２図は、本発明の実施例の構成を示すものである。
第２図において、１１および１２はＤ型フリップフロッ
プ回路、１３，１４．および、１９はインバータ、１５
はループバック切替え回路、１６はループバック制御部
、１７はセレクタ、１８はコントローラ、２０は内部発
振器、そして、２１はクロック監視回路である。
プ回路、１３，１４．および、１９はインバータ、１５
はループバック切替え回路、１６はループバック制御部
、１７はセレクタ、１８はコントローラ、２０は内部発
振器、そして、２１はクロック監視回路である。
被試験装置から出力される送信データは、通常は、Ｄ型
フリップフロップ回路１１にラッチされた後、インバー
タ１３を介して外部接続機器、例えば、ｌ５ＤＮ端末装
置のＤＳＵに出力される。
フリップフロップ回路１１にラッチされた後、インバー
タ１３を介して外部接続機器、例えば、ｌ５ＤＮ端末装
置のＤＳＵに出力される。
また、外部接続機器から受信したデータは、通常、第２
図のＡ接点が閉となっているループバック切替え回路１
５、および、インバータ１４を介してＤ型フリップフロ
ップ回路１２にラッチされた後、上記の被試験装置に入
力される。
図のＡ接点が閉となっているループバック切替え回路１
５、および、インバータ１４を介してＤ型フリップフロ
ップ回路１２にラッチされた後、上記の被試験装置に入
力される。
上記のループバック切替え回路１５は、ループバック制
御部１６のコントローラ１８からのリレー制御信号Ｓ２
により、通常はＡ接点を閉として、前記外部接続機器か
ら受信したデータを前記インバータ１４に供給するよう
な接続をし、ループバック試験時にはＢ接点を閉として
、前記インバータ１３から出力される上記の送信データ
をインバータ１４０入力として供給するような接続をす
るように切替えられる。
御部１６のコントローラ１８からのリレー制御信号Ｓ２
により、通常はＡ接点を閉として、前記外部接続機器か
ら受信したデータを前記インバータ１４に供給するよう
な接続をし、ループバック試験時にはＢ接点を閉として
、前記インバータ１３から出力される上記の送信データ
をインバータ１４０入力として供給するような接続をす
るように切替えられる。
ループバック制御部１６のコントローラ１８は、上記の
ように、通常はループバック切替え回路１５のＡ接点を
閉とし、（例えば、図示しないコンソールからオペレー
タが指示することにより供給される）ループバック切替
え信号を受信すると、上記のＢ接点を閉とするように、
リレー制御信号Ｓ２出力を切り換える。
ように、通常はループバック切替え回路１５のＡ接点を
閉とし、（例えば、図示しないコンソールからオペレー
タが指示することにより供給される）ループバック切替
え信号を受信すると、上記のＢ接点を閉とするように、
リレー制御信号Ｓ２出力を切り換える。
ループバック制御部１６は、また、上記のＤ型フリップ
フロップ回路１１および１２、それぞれの入力端子に印
加されたデータを取り込むタイミングを与えるために、
セレクタ１７の出力として、これらのＤ型フリップフロ
ップ回路１１および１２にクロックを供給している。こ
のクロックを供給されることにより、被試験装置には、
所定の周期的なタイミングでデータが入出力される。こ
のことは、装置が正常に動作するために必要である。
フロップ回路１１および１２、それぞれの入力端子に印
加されたデータを取り込むタイミングを与えるために、
セレクタ１７の出力として、これらのＤ型フリップフロ
ップ回路１１および１２にクロックを供給している。こ
のクロックを供給されることにより、被試験装置には、
所定の周期的なタイミングでデータが入出力される。こ
のことは、装置が正常に動作するために必要である。
セレクタ１７には、内部クロックを発生する内部発振器
２０の出力する内部クロックと、インバータ１９を介し
て外部から供給される外部クロックとが印加されている
。セレクタ１７は、コントローラ１８の出力するクロッ
ク切替え制御信号Ｓ１によって、通常は、インバータ１
９を介して外部から供給される外部クロックを選択して
いるが、外部クロックに異常が生ずると、この異常はク
ロック監視回路２１によって検出され、コントローラ１
８に対してクロック異常信号が送信される。
２０の出力する内部クロックと、インバータ１９を介し
て外部から供給される外部クロックとが印加されている
。セレクタ１７は、コントローラ１８の出力するクロッ
ク切替え制御信号Ｓ１によって、通常は、インバータ１
９を介して外部から供給される外部クロックを選択して
いるが、外部クロックに異常が生ずると、この異常はク
ロック監視回路２１によって検出され、コントローラ１
８に対してクロック異常信号が送信される。
コントローラ１８は上記のクロック異常信号を受／Ｎ’
１ 信すると、上記のクロック切替え制御信号Ｓ１を切り換
えてセレクタ１７が内部発振器２０の出力する内部クロ
ックを選択するようにする。こうして、Ｄ型フリップフ
ロップ回路１１および１２には、常に、正常なりロック
が供給されるように制御される。
１ 信すると、上記のクロック切替え制御信号Ｓ１を切り換
えてセレクタ１７が内部発振器２０の出力する内部クロ
ックを選択するようにする。こうして、Ｄ型フリップフ
ロップ回路１１および１２には、常に、正常なりロック
が供給されるように制御される。
ここで、クロック監視回路２１は、上記の外部クロック
の断、周波数変動、および、デユーティの異常を検出す
る。クロックの断、および、周波数変動を検出する技術
は良く知られているので、以下では、クロックのデユー
ティの異常を検出する構成の１例を示す。
の断、周波数変動、および、デユーティの異常を検出す
る。クロックの断、および、周波数変動を検出する技術
は良く知られているので、以下では、クロックのデユー
ティの異常を検出する構成の１例を示す。
第３図は、クロックのデユーティの異常を検出する構成
の１例を示すものである。
の１例を示すものである。
第３図において、３１は遅延回路、３２はＥＯＲ回路、
３３はＮＡＮＤＡＮＤ回路は積分回路、３５は抵抗、３
６はコンデンサ、３７はＡＮＤ回路、そして、３８はト
リガ回路である。
３３はＮＡＮＤＡＮＤ回路は積分回路、３５は抵抗、３
６はコンデンサ、３７はＡＮＤ回路、そして、３８はト
リガ回路である。
第３図において、ＣＬＫで示される被監視クロック■と
、該クロックを所定のクロック周期Ｔの１／２の遅延時
間を有する遅延回路３１を介して遅延した信号■とは、
ＥＯＲ回路３２の２つの入力端子に印加される。これに
より、もし、上記のクロックのデユーティが正確に１／
２に等しければ、ＥＯＲ回路３２の出力■は常にＨレベ
ルである。しかしながら、もし、上記のクロックのデユ
ーティが１／２より大きいか小さいときは、上記の■の
信号と■の信号とが共に同一レベルである時間が生じ、
この時間の長さは、上記のクロックのデユーティの１／
２からのずれの時間に比例する。
、該クロックを所定のクロック周期Ｔの１／２の遅延時
間を有する遅延回路３１を介して遅延した信号■とは、
ＥＯＲ回路３２の２つの入力端子に印加される。これに
より、もし、上記のクロックのデユーティが正確に１／
２に等しければ、ＥＯＲ回路３２の出力■は常にＨレベ
ルである。しかしながら、もし、上記のクロックのデユ
ーティが１／２より大きいか小さいときは、上記の■の
信号と■の信号とが共に同一レベルである時間が生じ、
この時間の長さは、上記のクロックのデユーティの１／
２からのずれの時間に比例する。
上記のＥＯＲ回路３２の出力■は、インバータとして使
用されるＮＡＮＤ回路３３を介して反転されて（■）、
積分回路３４に入力され積分される。積分回路３４は抵
抗３５およびコンデンサ３６から構成される周知のもの
である。積分回路３４の出力電圧■は、比較回路として
使用されるＡＮＤ回路３７を介して（■）トリガ回路３
８に入力される（例えば、トリガ回路３８はＤ型フリッ
プフロップ回路から構成され、上記のＡＮＤ回路３７の
出力は、このＤ型フリップフロップ回路のエツジトリガ
入力として入力される）。もし、ＡＮＤ回路３７への入
力レベル■がＡＮＤ回路３７の出力を遷移させる入力し
きい値を超えるときは、ＡＮＤ回路３７の出力の立ち上
がりによってトリガ回路３８がトリガ状態となってアラ
ーム信号■が出力され、クロックのデユーティ異常が検
出される。
用されるＮＡＮＤ回路３３を介して反転されて（■）、
積分回路３４に入力され積分される。積分回路３４は抵
抗３５およびコンデンサ３６から構成される周知のもの
である。積分回路３４の出力電圧■は、比較回路として
使用されるＡＮＤ回路３７を介して（■）トリガ回路３
８に入力される（例えば、トリガ回路３８はＤ型フリッ
プフロップ回路から構成され、上記のＡＮＤ回路３７の
出力は、このＤ型フリップフロップ回路のエツジトリガ
入力として入力される）。もし、ＡＮＤ回路３７への入
力レベル■がＡＮＤ回路３７の出力を遷移させる入力し
きい値を超えるときは、ＡＮＤ回路３７の出力の立ち上
がりによってトリガ回路３８がトリガ状態となってアラ
ーム信号■が出力され、クロックのデユーティ異常が検
出される。
第４図および第５図は、第３図の構成において、上記の
ＮＡＮＤ回路３３の出力■が連続してＨレベルである時
間（すなわち、上記のクロックのデユーティの１／２か
らのずれの時間）の長さと、積分回路３４の出力レベル
■との関係、および、これに応じて、ＡＮＤ回路３７に
おいてクロックのデユーティ異常が検出されるタイミン
グを示すものである。
ＮＡＮＤ回路３３の出力■が連続してＨレベルである時
間（すなわち、上記のクロックのデユーティの１／２か
らのずれの時間）の長さと、積分回路３４の出力レベル
■との関係、および、これに応じて、ＡＮＤ回路３７に
おいてクロックのデユーティ異常が検出されるタイミン
グを示すものである。
さらに、第６図は、クロックのデユーティが１／２より
大きいが、１／２との差が異常と検出される程は大きく
ないとき、第７図は、クロックのデユーティが１／２よ
り小さいが、１／２との差が異常と検出される程は大き
くないとき、そして、第８図は、クロックのデユーティ
が１／２より小さく、１／２との差が異常と検出される
程は大きいときにおける、第３図の構成のタイミングを
、それぞれを示すものである。
大きいが、１／２との差が異常と検出される程は大きく
ないとき、第７図は、クロックのデユーティが１／２よ
り小さいが、１／２との差が異常と検出される程は大き
くないとき、そして、第８図は、クロックのデユーティ
が１／２より小さく、１／２との差が異常と検出される
程は大きいときにおける、第３図の構成のタイミングを
、それぞれを示すものである。
本発明のループバック制御回路によれば、煩雑な操作を
必要とせず、外部から供給されるクロックの異常に影響
されずに、ループバック試験を行うことができる。
必要とせず、外部から供給されるクロックの異常に影響
されずに、ループバック試験を行うことができる。
第１図は、本発明のループバック制御回路の基本構成図
、 第２図は本発明の実施例の構成図、 第３図は、クロックのデユーティの異常を検出する構成
の１例を示す図、 第４図および第５図は、第３図の構成において、クロッ
クのデユーティの１／２からのずれの時間の長さと、ク
ロックのデユーティ異常が検出され／ｉｔ’：す るタイミングとの関係を示す図、 第６図は、クロックのデユーティが１／２より大きいが
、１／２との差が異常と検出される程は大きくないとき
、第７図は、クロックのデユーティが１／２より小さい
が、１／２との差が異常と検出される程は大きくないと
き、そして、第８図は、クロックのデユーティが１／２
より小さく、１／２との差が異常と検出される程は大き
いときにおける、第３図の構成のタイミングを、それぞ
れ示す図、そして、 第９図は、テレビ会議装置におけるループバック試験の
ための構成の１例を示す図である。 〔符号の説明〕 １・・・ループバックセレクト部、 ２・・・内部クロック発生部、３・・・クロンク監視部
、４・・・ループバック制御部、 １１．１２・・・Ｄ型フリップフロップ回路、１３．１
４．１９・・・インバータ、 １５・・・ループバック切替え回路、 （１，ｌ］ノ ロ・・・ループバック制御部、 ７・・・セレクタ、 １８・・・コントローラ、０
・・・内部発振器、 ２１・・・クロック監視回路、
１・・・遅延回路、 ３２・・・ＥＯＲ回路、３・
・・ＮＡＮＤＡＮＤ回路・・・積分回路、５・・・抵抗
、 ３６・・・コンデンサ、７・・・ＡＮＤ回
路、 ３８・・・トリガ回路。
、 第２図は本発明の実施例の構成図、 第３図は、クロックのデユーティの異常を検出する構成
の１例を示す図、 第４図および第５図は、第３図の構成において、クロッ
クのデユーティの１／２からのずれの時間の長さと、ク
ロックのデユーティ異常が検出され／ｉｔ’：す るタイミングとの関係を示す図、 第６図は、クロックのデユーティが１／２より大きいが
、１／２との差が異常と検出される程は大きくないとき
、第７図は、クロックのデユーティが１／２より小さい
が、１／２との差が異常と検出される程は大きくないと
き、そして、第８図は、クロックのデユーティが１／２
より小さく、１／２との差が異常と検出される程は大き
いときにおける、第３図の構成のタイミングを、それぞ
れ示す図、そして、 第９図は、テレビ会議装置におけるループバック試験の
ための構成の１例を示す図である。 〔符号の説明〕 １・・・ループバックセレクト部、 ２・・・内部クロック発生部、３・・・クロンク監視部
、４・・・ループバック制御部、 １１．１２・・・Ｄ型フリップフロップ回路、１３．１
４．１９・・・インバータ、 １５・・・ループバック切替え回路、 （１，ｌ］ノ ロ・・・ループバック制御部、 ７・・・セレクタ、 １８・・・コントローラ、０
・・・内部発振器、 ２１・・・クロック監視回路、
１・・・遅延回路、 ３２・・・ＥＯＲ回路、３・
・・ＮＡＮＤＡＮＤ回路・・・積分回路、５・・・抵抗
、 ３６・・・コンデンサ、７・・・ＡＮＤ回
路、 ３８・・・トリガ回路。
Claims (1)
- 【特許請求の範囲】 １、他から供給されたクロックに同期して動作し、所定
の制御を受けることにより、被試験装置が出力する送信
データを、該被試験装置の受信データ入力として折り返
すループバックセレクト部（１）と、 外部からループバック切替えの指示を受けると、前記被
試験装置が出力する送信データを、該被試験装置の受信
データ入力として折り返すように前記ループバックセレ
クト部（１）を制御するループバック制御部（４）とを
有してなるループバック制御回路において、 外部から前記ループバックセレクト部（１）および被試
験装置を動作させるために供給される外部クロックの異
常を監視するクロック監視部（３）と、 前記外部クロックとは独立に、前記ループバックセレク
ト部（１）および前記被試験装置を動作させることので
きる内部クロックを発生する内部クロック発生部（２）
とを備え、 前記ループバック制御部（４）は、前記ループバックセ
レクト部（１）および被試験装置に対して、通常は、前
記外部クロックを、前記同期して動作するためのクロッ
クとして供給し、前記クロック監視部（３）において、
前記外部クロックの異常が検出されると、該外部クロッ
クの代わりに前記内部クロックを前記ループバックセレ
クト部（１）および被試験装置に供給することを特徴と
するループバック制御回路。 ２、前記クロック監視部（３）は、前記外部クロックの
断、周波数変動、および、デューティの異常を検出する
請求項１記載のループバック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240151A JPH04120940A (ja) | 1990-09-12 | 1990-09-12 | ループバック制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240151A JPH04120940A (ja) | 1990-09-12 | 1990-09-12 | ループバック制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120940A true JPH04120940A (ja) | 1992-04-21 |
Family
ID=17055255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2240151A Pending JPH04120940A (ja) | 1990-09-12 | 1990-09-12 | ループバック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120940A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657953B1 (en) | 1997-06-27 | 2003-12-02 | Fujitsu Limited | Signal loopback device |
| US9480134B2 (en) | 2012-09-26 | 2016-10-25 | Panasonic Intellectual Property Management Co., Ltd. | Image pickup apparatus effective for reducing false operation due to static electricity |
-
1990
- 1990-09-12 JP JP2240151A patent/JPH04120940A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657953B1 (en) | 1997-06-27 | 2003-12-02 | Fujitsu Limited | Signal loopback device |
| US9480134B2 (en) | 2012-09-26 | 2016-10-25 | Panasonic Intellectual Property Management Co., Ltd. | Image pickup apparatus effective for reducing false operation due to static electricity |
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