JPH04121891A - Ｆｉｆｏメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、たとえば演算処理装置間の通信用バッファと
して用いるＦＩＦＯ（ファーストイン・ファーストアウ
ト）メモリ装置に関する。

【従来の技術】

ＦＩＦＯメモリ装置は演算処理装置間のデータの受は渡
しあるいはデータ伝送路の途中にバッファとして挿入し
て、伝送スピードの調整等に使用する装置である。 第３図は従来のＦＩＦＯメモリ装置（以下、「ＦＩＦＯ
Ｊという。）のブロック図であり、１０１はメモリセル
、１０２は上記メモリセル１０１へのデータの入力を制
御する入力制御回路、１０３は上記メモリセル１０１か
らのデータの出力を制御する出力制御回路、１０４は上
記メモリセルｌＯｌヘデータを書き込む位置を指定し、
上記データの書き込み毎にインクリメントするレジスタ
からなる書き込みポインタ、１０５は上記メモリセル１
０１からデータを読み出す位置を指定し、上記データの
読み出し毎にインクリメントするレジスタからなる読み
出しポインタ、２０１は上記ＦＩＦＯ内のデータの蓄積
の状態を検出する検出ロジックである。上記検出ロジッ
ク２０１は上記メモリセル１０１が満ばいである時すな
わち上記ＦＩＦＯがフルである時にはフル信号を出力す
る。また、上記検出ロジック２０１は、上記メモリセル
ｌＯ１の蓄積データ量が零になった時すなわち上記ＦＩ
ＦＯがエンプティになった時にはエンプティ信号を出力
する。１１５は上記書き込みポインタ１０４および上記
読み出しポインタ１０５をリセットするリセットロジッ
クである。第４図に上記ＦＩＦＯの使用例を示す。この
使用例では、ＦＩＦＯ３０３を演算処理Ｎ３０１と演算
処理部３０２の間に接続している。そして、上記演算処
理部３０１からのデータを上記演算処理部３０２へ伝送
するためのバッファとして上記ＦＩＦＯ３０３を使用し
ている。まず、上記ＰＩＦＯ３０３にデータを入力する
場合を説明する。上記演算処理部３０１はデータをＤＩ
線に出力すると共に、シフトインパルスをＳｆ線に出力
して、上記データを上記ＰＩＦ０３０３内に伝送する。 ここで、上記ＦＩＦＯ３０３のデータのビット長が複数
ビットでも、同様の動作を行う。そして、上記ＦＩＰＯ
３０３は、上記書き込みポインタ１０４が指定するメモ
リセル１０１の位置に上記データを書き込む。 そして、上記書き込みポインタ１０４はインクリメント
する。ここで、例えば、上記メモリセル１０１がリング
バッファからなる場合には、上記書き込みポインタ１０
４を構成するレジスタの値に１を加えた値と、上記読み
出しポインタ１０５を構成するレジスタの値とが一致し
ていれば、上記検出ロジック２０１は上記バッファとし
てのＦＩＦＯ３０３がフルであると判断して、フル信号
を演算処理部３０１に出力する。また、上Ｂ己ＦＩＦＯ
３０３がフルでない場合には、上記入力制御回路１０２
が、上記ＦＩＦＯ３０３ヘデータを人力することが可能
であることを示すインプットレディ信号を上記演算処理
部３０１に出力する。したがって、上記演算処理部３０
１は、データを上記ＦＩＦＯ３０３に入力する前には必
ず、上記フル信号または上記インプットレディ信号をチ
エツクして、上記ＰＩＦＯ３０３へのデータ入力が可能
であることを確認する必要がある。そして、上記フル信
号がアクティブになるまで、あるいは上記インプットレ
ディ信号がインアクティブになるまでは、上記ＰＩＦ’
０３０３にデータを入力することかできる。次に、上記
ＦＩＦＯ３０３かろ上記演算処理部３０２ヘデータを出
力する場合を説明する。まず、上記演算処理部３０１が
リセット信号を上記ＦＩＰＯ３０３へ出力すると、上記
Ｆ　Ｉ　ＦＯ３０３のリセットロジック１１５は上記書
き込みポインタ１０４および上記読み出しポインタ１０
５をリセットして、上記書き込みポインタ１０４および
上記読み出しポインタ１０５の示す値は零となり、上記
ＦＩＦＯの内部にはデータがなくなる（初期化状態）。 そして、上記書き込みポインタ１０４と上記読み出しポ
インタ１０５の示す値が一致したときには、上記検出ロ
ジック２０１は、上記ＦＩＦＯ３０３の内部にはデータ
がないと判断して、エンプティ信号を上記演算処理部３
０２へ出力する。次に、上記演算処理部３０１が上記Ｆ
ＩＦＯ３０３にデータを入力すると、上記書き込みポイ
ンタ１０４がインクリメントする。すると、上記検出ロ
ジック２０１は、エンプティ信号をインアクティブにす
る。また、上記ＦＩＦＯがり。 線にデータを出力しているときには、上記出力制御回路
１０３はアウトプットレディ信号をアクティブにする。 そして、上記演算処理部３０２は、上記ＰＩＦＯ３０３
のデータのアンダーフローを避けるために、上記ＰＩＦ
０３０３からデータを読み出す前には必らず、上記エン
プティ信号がインアクティブであることまたは上記アウ
トプットレディ信号がアクティブであることを確認する
必要がある。そして、上記演算処理部３０２は上記ＦＩ
ＦＯ３０３がＤｏ端子に出力したデータを読み出した後
に、シフトアウトパルスをＳＯ線に出力する。すると、
上記ＦＩＦＯ３０３の読み出しポインタ１０５がインク
リメントし、上記ＦＩＦ０３０３は次のデータをＤｏ線
に出力する。このようにして、上記演算処理部３０１か
ら上記ＰＩＦ０３０３に最初に書き込んだデータを、上
記演算処理部３０２は、上記１１ＦＯ３０３から最初に
読み出すことができる。さらに、上記ＦＩＦＯ３０３へ
のデータの書き込み動作と、上記ＰＩＦＯ３０３からの
データの読み出し動作は独立に行なうことができるので
、上記ＰＩＦＯ３０３は上記演算処理部３０１と３０２
のデータの処理スピードが異なる場合にも両者間のデー
タの伝送が可能であり、処理スピードの違う演算処理装
置間のデータバッファとして使用できる。 また、今１つのＦＩＦＯとしては、上記従来のＦＩＦＯ
３０３において、上記検出ロジック２０Ｉは、フル信号
とエンプティ信号に加えて、上記メモリセル１０１が上
記メモリセル１０１のデータ容量の半分以上データを蓄
積した時に、ハーフフル信号を出力するようにしたもの
がある。

【発明が解決しようとする課題】

ところが、前者のＦＩＦＯでは、演算処理装置３０１は
、上記ＰＩＦ０３０３がもうすぐフルになるという情報
を得ることができないので、上記ＦＩＦＯ３０３のオー
バフローを避けるため、上記演算処理装置ｔ３０１は、
上記Ｐ　Ｉ　ＦＯ３０３にデータを書き込む前に必らず
上記ＦＩＰＯ３０３のフル信号あるいはインプットレデ
ィ信号をチエツクしなければならない。また、上記演算
処理装置３０２は、上記ＦＩＦＯ３０３がもうすぐエン
プティになるという情報を得ることができないので、上
記ＦＩＦＯ３０３のアンダーフローを避けるため、上記
演算処理装置３０２は、上記ＰＩＦＯ３０３からデータ
を読み出す前に必らず、上記ＦＩＰＯ３０３のエンプテ
ィ信号あるいはアウトプットレディ信号のチエツクをし
なければならない。 そして、これらのことは、上記演算処理装置３０１およ
び３０２のデータ処理に必要なソフトウェアのステップ
数を増加させる原因となり、上記演算処理装置３０１お
よび３０２自体のデータ処理スピードを低下させるとい
う問題がある。 また、後者のＦＩＦＯでは、このＦＩＦＯのハーフフル
信号がアクティブでない時には、書き込み側の装置は、
上記ＦＩＦＯのフル信号あるいはインプットレディ信号
のチエツクなしで、上記ＦｆＦｏのメモリセルのデータ
容量の半分までの量のデータを書き込むことができる。 また、上記ＦＩＦＯのハーフフル信号がアクティブであ
る時には、読み出し側の装置は、上記ＦＩＦＯのエンプ
ティ信号あるいはアウトプットレディ信号のチエツクな
しで上記ＦＩＦＯのメモリセルのデータ容量の半分まで
の量のデータを読み出すことができる。 しかしながら、上記後者のＦＩＦＯでは、このＦＩＦＯ
のエンプティ信号あるいはアウトプットレディ信号のチ
エツクなしで、上記ＦＩＦＯからデータを出力するには
、上記ＦＩＦＯのメモリセルのデータ蓄積量がこのメモ
リセルのデータ容量の半分以上になるまで、待たねばな
らず、上記メモリセルのデータ容量が大きい場合には、
上記ＦＩＦＯからのデータの出力の待機時間が長すぎて
実際の使用に耐えないという問題がある。 また、ＦＭＦＯに接続する演算処理部のデータ処理単位
あるいは伝送制御部のデータ処理単位は上記演算処理部
や上記伝送制御部のシステム設計時に最適値が選択され
、一般に上記データ処理単位は各ンステムにおいて異な
る。例えば、符号圧縮の処理を行なう演算処理部と伝送
制御部との間にＦＩＦＯをバッファとして用いる場合、
上記演算処理部は一般的に可変長符号を出力するが、１
回のデータ処理単位の最大値は決まっている場合が多い
。したがって、上記演算処理部は、上記ＦＩＦＯに上記
演算処理部の最大の符号長分のデータ容量がおいている
ことを確認した後に、上記最大の符号長分以下のデータ
を連続して上記ＦＩＦＯに出力するようにして、データ
処理スピードを向上させることが要望されている。また
、上記伝送制御部はデータ転送路に一定速度でデータを
送信するが、このとき、送信すべきデータがない場合に
は、この二七を示すフラグ信号や無効データの送信が必
要になったり、データの同期を取るためにデータのフレ
ーミングが必要になる。このように、上記伝送制御部で
は、フレーミングしたフレーム単位のデータ量を上記Ｆ
ＩＦＯから一括して読み出す必要がある。したがって、
上記伝送制御部は、上記ＦＩＦＯが上記フレーム単位の
デー御部は、上記ＦＩＦＯか上記フレーム単位のデータ
量を蓄積したことを確認した後に、上記フレーム単位の
データを一括して上記ＦＩＦＯから読み出すようにして
、上記ＦＩＦＯのデータのアンダーフローを避けること
が要望されている。 しかしながら、上記従来のＦＩＦＯでは、ＦＩＦＯ内の
データ量の外部への情報は、フル信号とエンプティ信号
の２つだけか、あるいはフル信号とエンプティ信号とハ
ーフフル信号の３つだけであるので、処理単位のデータ
量だけ連続して読み出すことと、処理単位のデータ量だ
け連続して書き込みを行なうこととの２つの要望に答え
ることができないという問題がある。 そこで、本発明の目的は、外部に接続したデータ処理装
置がデータ入出力毎にフル信号やエンプティ信号のチエ
ツクをする必要がなく、上記データ処理装置のデータ入
出力時のデータ処理時間を短かくすると共に、所定のデ
ータ単位毎のデータの入出力に対応できるＦＩＦＯメモ
リ装置を提供することにある。

【課題を解決するための手段】

上記目的を達成するため本発明のＦＩＦＯメモリ装置は
メモリセルと、上記メモリセルへのデータの入力を制御
する入力制御回路と、上記メモリセルへ入力するデータ
の上記メモリセルへの書き込み位置を指定し、上記デー
タを書き込む毎にインクリメントする書き込みポインタ
と、上記メモリセルからのデータの出力を制御する出力
制御回路と、上記メモリセルから出力するデータの上記
メモリセルからの読み出し位置を指定し、上記データを
読み出す毎にインクリメントする読み出しポインタと、
上記メモリセルヘデータを書き込む毎にインクリメント
する一方、上記メモリセルからデータを読み出す毎にデ
ィクリメントして、上記メモリセル内のデータ量を示す
データカウンタと、上記データカウンタが示す上記メモ
リセル内のデータ量が零であることを検出して、データ
エンプティを示すエンプティ信号を出力する第１のコン
パレータと、上記書き込みポインタと上記読み出しポイ
ンタと上記データカウンタを初期化するリセット回路と
、外部バスからのアクセスが可能であって、上記メモリ
セルに蓄えるデータ量の上限値を設定するデータ量上限
レジスタと、上記データ量上限レジスタが設定する上記
データ量の上限値と上記データカウンタか示す上記メモ
リセル内のデータ量を比較して、両者が一致した時に、
データフルを示すフル信号を出力する第２のコンパレー
タと、外部バスからのアクセスが可能で、上記メモリセ
ル内のデータ量が上記上限値に達する前の上記データ量
の第１のしきい値を設定するデータ量プリフルレジスタ
と、上記データ量プリフルレジスタが設定する上記第１
のしきい値と上記データカウンタが示す上記メモリセル
内のデータ量を比較して、上記メモリセル内のデータ量
が上記第１のしきい値以上になった時に、上記メモリセ
ル内のデータ量がもうすぐ上記上限値に達することを・
示すプリフル信号を出力する第３のコンパレータと、上
記バスとのアクセスが可能で、上記メモリセル内のデー
タ量が零になる前の上記メモリセル内のデータ量の第２
のしきい値を設定するデータ量プリエンプティレジスタ
と、上記データ量プリエンプティレジスタが設定する上
記第２のしきい値と上記データカウンタが示す上記メモ
リセル内のデータ量を比較して、上記メモリセル内のデ
ータ量が上記第２のしきい値以下になった時に、上記メ
モリセル内のデータ量がもうすぐ零になることを示すプ
リエンプティ信号を出力する第４のコンパレータと、上
記データ量上限レジスタと上記データ量プリフルレジス
タと上記データ量プリエンプティレジスタを外部バスか
ら読み書き可能にするバスコントローラを備えて、上記
メモリセル内のデータ量が上記上限値に近づいたことを
示すための第１のしきい値と、上記メモリセル内のデー
タ量が零に近づいたことを示すための第２のしきい値を
任意に設定して、メモリセル内のデータ量が第１のしき
い値以上になったときにプリフル信号を出力し、上記メ
モリセル内のデータ量が第２のしきい値以下になったと
きにプリエンプティ信号を出力するようにしたことを特
徴としている。 また、上記リセット回路により初期化可能で、上記デー
タカウンタの示す上記メモリセル内のデータ量をバッフ
ァリングして、上記メモリセル内のデータ量を外部バス
から読み出し可能にするデータカウンタレジスタを備え
ることが望ましい。

【作用】

メモリセルに蓄積されたデータ量が、データ量上限レジ
スタによって設定される上記データ量の上限値に近づき
、データ量プリフルレジスタが設定する第１のしきい値
以上になると、第３のコンパレータが上記メモリセル内
のデータ量がもうすぐ上記上限値になることを示すプリ
フル信号を出力する。一方、上記メモリセルに蓄積され
たデータ量が零に近づき、データ量プリエンプティレジ
スタが設定する第２のしきい値以下になると、第４のコ
ンパレータが、上記メモリセル内のデータ量がもうすぐ
零になることを示すプリエンプティ信号を出力する。し
たがって、上記プリフル信号がインアクティブの時は、
データ書き込み側の外部装置が、データ書き込み毎にフ
ル信号をチェッりすることなしに、フルまでの残りのデ
ータ数分（（最大バッファ量−データ量プリフルレジス
タ値）以下）を書き込んでも、オーバーフローすること
がない。また、上記プリエンプティ信号がインアクティ
ブの時は、データ読み出し側の外部装置が、データ読み
出し毎にエンプティ信号をチエツクすることなしに、エ
ンプティまでの残りのデータ（データ量プリエンプティ
レジスタ値以下のデータ）を読み出してもアンダーフロ
ーすることがない。 さらに、上記データ書き込み側の外部装置および上記デ
ータ読み出し側の外部装置がデータ処理単位を有する場
合には、上記メモリセルに蓄えるデータ量の上限値とこ
の上限値より小さい上記第１のしきい値との差を上記デ
ータ書き込み側の外部装置のデータ処理単位の最大値と
等しく設定し、上記第２のしきい値を上記データ読み出
し側の外部装置のデータ処理単位の最大値と等しく設定
すれば、アンダーフローやオーバーフローすることなく
上記データ処理単位毎のデータ入出力がなされ、データ
処理速度が速くなる。また、上記メモリセルに蓄えるデ
ータ量の上限値を任意に設定して、データ蓄積能力を可
変にすることにより、データ蓄積能力と通信路のデータ
伝送速度との関係を適切にして、伝送すべきデータの遅
延量の最大値を適切に制御できる。 また、上記メモリセル内の蓄積データ量を外部バスから
読み出し可能にするデータカウンタレジスタを備えた場
合には、外部バスから上記メモリセル内の蓄積データ量
をデータ生成側すなわちデータ書き込み側の外部装置に
フィードバックして、上記外部装置のデータ生成量を適
切な値にコントロールするための信号として使用できる
。

【実施例】

以下、本発明を図示の実施例により詳細に説明する。 第１図は本発明のＦＩＦＯのブロック図である。 第１図において、１はメモリセル、２は上記メモリセル
ｌへのデータの入力を制御する入力制御回路、３は上記
メモリセルｌからのデータの出力を制御する出力制御回
路、４は上記メモリセル１へデータを書き込む位置を指
定し、上記データの書き込み毎にインクリメントするレ
ジスタからなる書き込みポインタ、５は上記メモリセル
１からデータを読み出す位置を指定し、上記データの読
み出し毎にインクリメントするレジスタからなる読み出
しポインタである。また、６は上記メモリセルｌにデー
タを書き込む毎にインクリメントする一方、上記メモリ
セルｌからデータを読み出す毎にディクリメントして、
上記メモリセルｌ内のデータ量ＰＩを示すデータカウン
タである。７は上記データカウンタ６の出力Ｐ１が零に
設定した信号Ｑ４と等しいか等しくないかをチエツクし
て、上記データカウンタ６の出力Ｐ１が零であるときに
データエンプティを示すエンプティ信号を出力する第１
のコンパレータである。１１は外部バスからのアクセス
が可能であって、上記メモリセルｌに蓄えるデータ量の
上限値Ｑｌを設定するデータ量上限レジスタである。８
は上記データカウンタ６の出力Ｐｉと上記データ量上限
レジスタ１１の出力Ｑｌを比較して、ｐ　ｔ　＝Ｑ　Ｉ
になったときに、データフルを示すフル信号を出力する
第２のコンパレータである。Ｉ２は外部バスからのアク
セスが可能であって、上記データ量上限レジスタ１１の
出力Ｑｌより小さい値Ｑ２を設定するデータ量プリフル
レジスタである。ここで、外部機器から一括入力を必要
とするデータ量の最大値をＲＩ　ｍａｘとすると、上記
データ量プリフルレジスタ１２が設定する値Ｑ２は次の
（１）式により設定する。 Ｑ　２　＝Ｑ　１−ＲＩ　１ｌｌａｘ　　　　　・−−
−−・ｔｌ）９は上記データカウンタ６の出力ＰＩと上
記データ量プリフルレジスタ１２の出力Ｑ２を比較して
、Ｐ１≧Ｑ２のときにプリフル信号を出力する第３のコ
ンパレータである。１３は外部バスからのアクセスが可
能であって、零より大きい値Ｑ３を設定するデータ量プ
リエンプティレジスタである。 ここで、外部機器への一括出力を必要とするデータ量の
最大値をＲＯｍａｘとすると、上記データ量プリエンプ
ティレジスタＩ３が設定する値Ｑ３は、次の（２）式に
より設定する。 Ｑ２≧Ｑ３−ＲＯｍａｘ≧Ｏ−・−・（２）ＩＯは上記
データカウンタ６の出力Ｐ１と上記データ量プリエンプ
ティレジスタ１３の出力Ｑ３とを比較して、ＰＩ≦Ｑ３
のときにプリエンプティ信号を出力する第４のコンパレ
ータである。１４は外部バスからのアクセスが可能であ
って、上記データカウンタ６の出力ＰＩをラッチするデ
ータカウンタレジスタである。Ｉ５は外部機器からのリ
セット信号を受けて、上記書き込みポインタ４゜読み出
しポインタ５．データカウンタ６、データカウンタレジ
スタ１４の示す値を零に初期化するリセットロジックで
ある。］６はアドレスデコーダとチップセレクトコント
ロールとアウトプットイネーブルコントロールからなり
、上記１１−１４のレジスタを外部バスを介して外部機
器と接続するためのインターフェイス用のバスコントロ
ーラである。 第２図は上記実施例のＦＩＦＯの使用例を示す。 第２図に示すように、この使用例では上記Ｆ’ＩＦ０４
３を演算処理部４１と伝送制御部４２の間に接続してい
る。上記演算処理部４Ｉは上記伝送制御部４２に伝送す
るためのデータを生成し、上記伝送制御部４２は上記デ
ータを図示しない伝送路に送出する。上記ＦＩＦＯ４３
は上記演算処理部４１と上記伝送制御部４２との間のバ
ッファとして使用している。上記使用例に基づいて、上
記ＦＩＦＯ４３の動作を説明する。まず、上記演算処理
部４１は上記Ｆ　Ｉ　ＦＯ４３にリセット信号を出力し
、上記ＦＩＦＯ４３および図示しない周辺装置を初期化
する。次に、上記演算処理部４１は、外部バスを介して
上記Ｆ　Ｉ　ＦＯ４３のデータ量上限レジスタｌｌの値
Ｑｌをセットして、使用するデータ容量の最大値を規定
する。次に、上記演算処理部４１は一括入力するデータ
量の最大値ＲＩｍａｘおよび一括出力するデータ量の最
大値ＲＯｍａｘを決めて、上記（１）式および上記（２
）式により、上記データ量プリフルレジスタ１２の設定
値Ｑ２および上記データ量プリエンプティレジスタ１３
の設定値Ｑ３を設定する。次に、上記演算処理部４１は
上記ＦＩＦＯ４３のプリフル信号をチエツクする。プリ
フル信号がアクティブであるときには、上記演算処理部
４１はデータを生成せず、別の処理を行なう。上記プリ
フル信号がインアクティブになった時には、上記演算処
理部４１はデータを生成し、ＤＩ線に上記データをセッ
トし、Ｓｌ線にシフトインパルスを出力して、上記デー
タを上記Ｐ　Ｉ　Ｆ０４３に書き込む。上記演算処理部
４Ｉは、１単位のデータ生成処理が終わったら、再び上
記ＦＩＦＯ４３のプリフル信号をチエツクして、上述と
同じ動作を繰り返す。このように、上記演算処理部４１
は、最大Ｒ１ｍａにまでの値をとりうる上記１単位のデ
ータの量だけのデータを上記Ｐ　Ｉ　Ｆ０４３に送る毎
にプリフル信号をチエツクすればよいので、従来のよう
に１データ書き込む毎にフル信号をチエツクする必要が
なく、データ入力動作を高速化できる。また、上記演算
処理部４１は、上述の動作を数回繰り返す毎に１回程度
の割合で、上記ＰＩＦ０４３内に蓄積したデータ量を示
す値Ｐ１を上記データカウンタレジスタ１４から外部バ
スを介して読み出す。そして、上記Ｐ　Ｉ　Ｆ０４３内
の蓄積データ量が所定の値以上になったとき、上記演算
処理部４１は徐々にデータ生成量を減少させて処理を行
なう。逆に、上記演算処理部４Ｉが上記蓄積データ量が
減りすぎたと判断したときには、上記演算処理部４Ｉは
そのデータ生成量を増加させる処理を行なう。このよう
に、上記Ｆ　Ｉ　ＦＯ４３内に蓄積したデータ量Ｐ１を
上記演算処理部にフィードバックして、上記演算処理部
のデータ生成速度を適切に調整できる。 一方、上記伝送制御部４２はプリエンプティ信号をチエ
ツクし、上記プリエンプティ信号がインアクティブにな
ったときに、規定のデータ量が上記ＰＩＦ０４３内に蓄
積していると判断して、上記Ｐ　Ｉ　ＦＯ４３から一括
して上記規定の量のデータを読み出す。そして、上記伝
送制御部４２は、上記規定の量のデータをフレーミング
して、伝送路へ出力する。また、上記プリエンプティ信
号がアクティブであるときには、上記伝送制御部４２は
上記伝送路へ出力するだけのデータが上記ＦＩＦ０４３
内にないと判断して、無効フレームあるいは上述の状態
を表わすフラグを上記伝送路へ出力する。このように、
上記伝送制御部４２は、最大ＲＯｍａｘまでの値をとり
うる上記フレーミング単位のデータ量だけ、上記ＰＩＦ
０４３から読み出す毎にプリエンプティ信号をチエツク
すればよいので、従来のように１データ読み出す毎にエ
ンプティ信号をチエツクする必要がなく、データ出力動
作を高速化できる。 次に、上記Ｆ　Ｉ　ＦＯ４３のバッファリングによる送
信データの遅延時間の計算方法を示す。ここで、データ
の伝送路のデータ伝送スピードをＶビット／秒、上記デ
ータカウンタレジスタ１４が示す上記ＦＩＦＯ４３内に
積蓄しているデータ量をＭビットとすると、上記Ｐ　Ｉ
　ＦＯ４３の内部でのデータの遅延時間７秒は次の（３
）式で計算できる。 Ｔ＝Ｍ／Ｖ　　　　　　　　・・・・・・・（３）

【発明の効果】

以上の説明より明らかなように、本発明のＦＩＦＯメモ
リ装置は、メモリセル内のデータ量が上限値に近づき、
第１のしきい値に達すると、データ入力側の外部機器に
プリフル信号を出力するので、プリフル信号を出力する
までは、上記データ入力側の外部機器はデータの入力毎
に上記メモリセル内のデータ量が上限値に達したか否か
をチエツクする必要がなく、データ入力動作を高速化す
ることができる。また、上ｇ己プリフル信号を出力した
後に上記メモリセル内に入力できるデータ量を示す情報
をあらかじめ上記データ入力側の外部機器に与えておけ
ば、上記プリフル信号を出力した後も、上記データ入力
側の外部機器は上記メモリセル内のデータ量が上限値に
達したか否かをチエツクすることなく、上記メモリセル
内に入力できるデータ量だけのデータ量を上記メモリセ
ルへ連続して入力でき、データ入力動作を高速化できる
。 また、上記メモリセル内のデータ量が零に近づき、第２
のしきい値に達すると、データ出力側の外部機器にプリ
エンプティ信号を出力するので、プリエンプティ信号を
出力するまでは、上記データ出力側の外部機器は、デー
タの出力毎に上記メモリセル内のデータ量は零になった
か否かをチエツクする必要がなく、データ出力動作を高
速化できる。 また、上記プリエンプティ信号を出力した後に、上記メ
モリセル内から出力できるデータ量を示す情報をあらか
じめ上記データ出力側の外部機器に与えておけば、上記
プリエンプティ信号を出力した後も、上記データ出力側
の外部機器は、上記メモリセル内のデータ量が零になっ
たか否かをチエツクすることなく、上記メモリセル内か
ら出力できるデータ量だけのデータ量を、上記メモリセ
ルから連続して出力できるので、データ出力動作を高速
化できる。また、上記第１のしきい値と上記第２のしき
い値は任意の値に設定できるので、上記データ入力側お
よびデータ出力側の外部機器のデータ伝送単位を任意に
選択しても、データのオーバーフローやアンダーフロー
の心配がなく、システムの設計の自由度を大巾に向上で
きる。また、上記メモリセル内のデータ量の上限値を任
意に動的に設定できるので、通信路におけるバッファと
して使用した場合のデータの遅延量を調整することがで
きる。 また、上記メモリセル内のデータ量をバッフ７リングし
て、上記メモリセル内のデータ量を外部バスから読み出
し可能にするデータカウンタレジスタを備える場合には
、上記データカウンタレジスタの示す値をデータの遅延
時間の計算に利用できる。また、上記データカウンタレ
ジスタの示す値を、上記データ入力側の外部機器？こフ
ィードバックして、上記データ入力側の外部機器のデー
タ生成量を調整するために利用できる。

【図面の簡単な説明】

第１図は本発明の一実施例のＦＩＦＯメモリ装置のブロ
ック図、第２図は上記実施例の使用例の説明図、第３図
は従来のＦＩＦＯメモリ装置のブロック図、第４図は従
来のＦＩＦＯメモリ装置の使用例の説明図である。 １．１０１・・・メモリセル、 ２、ＩＯ２・・・入力制御回路、 ３．１０３・・・出力制御回路、 ４．１０４・・・書き込みポインタ、 ５．１０５・・・読み出しポインタ、 ６・・データカウンタ、 ７，８．９．１０・・・コンパレータ、１１・・・デー
タ量上限レジスタ、 １２・・・データ量プリフルレジスタ、Ｉ３・・・デー
タ量プリエンプティレジスタ、１４・・・データカウン
タレジスタ、 １５・・・リセットロジック、 １６・・・バスコントローラ。

Claims (2)

【特許請求の範囲】
1. （１）メモリセルと、 上記メモリセルへのデータの入力を制御する入力制御回
   路と、 上記メモリセルへ入力するデータの上記メモリセルへの
   書き込み位置を指定し、上記データを書き込む毎にイン
   クリメントする書き込みポインタと、 上記メモリセルからのデータの出力を制御する出力制御
   回路と、 上記メモリセルから出力するデータの上記メモリセルか
   らの読み出し位置を指定し、上記データを読み出す毎に
   インクリメントする読み出しポインタと、 上記メモリセルヘデータを書き込む毎にインクリメント
   する一方、上記メモリセルからデータを読み出す毎にデ
   ィクリメントして、上記メモリセル内のデータ量を示す
   データカウンタと、 上記データカウンタが示す上記メモリセル内のデータ量
   が零であることを検出して、データエンプティを示すエ
   ンプティ信号を出力する第１のコンパレータと、 上記書き込みポインタと上記読み出しポインタと上記デ
   ータカウンタを初期化するリセット回路と、 外部バスからのアクセスが可能であって、上記メモリセ
   ルに蓄えるデータ量の上限値を設定するデータ量上限レ
   ジスタと、 上記データ量上限レジスタが設定する上記データ量の上
   限値と上記データカウンタが示す上記メモリセル内のデ
   ータ量を比較して、両者が一致した時に、データフルを
   示すフル信号を出力する第２のコンパレータと、 外部バスからのアクセスが可能で、上記メモリセル内の
   データ量が上記上限値に達する前の上記データ量の第１
   のしきい値を設定するデータ量プリフルレジスタと、 上記データ量プリフルレジスタが設定する上記第１のし
   きい値と上記データカウンタが示す上記メモリセル内の
   データ量を比較して、上記メモリセル内のデータ量が上
   記第１のしきい値以上になった時に、上記メモリセル内
   のデータ量がもうすぐ上記上限値に達することを示すプ
   リフル信号を出力する第３のコンパレータと、 上記バスからのアクセスが可能で、上記メモリセル内の
   データ量が零になる前の上記メモリセル内のデータ量の
   第２のしきい値を設定するデータ量プリエンプティレジ
   スタと、 上記データ量プリエンプティレジスタが設定する上記第
   ２のしきい値と上記データカウンタが示す上記メモリセ
   ル内のデータ量を比較して、上記メモリセル内のデータ
   量が上記第２のしきい値以下になった時に、上記メモリ
   セル内のデータ量がもうすぐ零になることを示すプリエ
   ンプティ信号を出力する第４のコンパレータと、 上記データ量上限レジスタと上記データ量プリフルレジ
   スタと上記データ量プリエンプティレジスタを外部バス
   から読み書き可能にするバスコントローラを備えて、 上記メモリセル内のデータ量が上記上限値に近づいたこ
   とを示すための第１のしきい値と、上記メモリセル内の
   データ量が零に近づいたことを示すための第２のしきい
   値を任意に設定して、メモリセル内のデータ量が第１の
   しきい値以上になっなときにプリフル信号を出力し、上
   記メモリセル内のデータ量が第２のしきい値以下になっ
   たときにプリエンプティ信号を出力するようにしたこと
   を特徴とするＦＩＦＯメモリ装置。
2. （２）請求項１に記載のＦＩＦＯメモリ装置において、
   上記リセット回路により初期化可能で、上記データカウ
   ンタの示す上記メモリセル内のデータ量をバッファリン
   グして、上記メモリセル内のデータ量を外部バスから読
   み出し可能にするデータカウンタレジスタを備えたこと
   を特徴とするＦＩＦＯメモリ装置。