JPH0471060A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0471060A JPH0471060A JP2185090A JP18509090A JPH0471060A JP H0471060 A JPH0471060 A JP H0471060A JP 2185090 A JP2185090 A JP 2185090A JP 18509090 A JP18509090 A JP 18509090A JP H0471060 A JPH0471060 A JP H0471060A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- central processing
- outside
- processing means
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Computer And Data Communications (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路に関し、特に、システム間の
通信のために、ＣＰＵと外部との間のインターフェイス
を行なうような半導体集積回路に関する。
通信のために、ＣＰＵと外部との間のインターフェイス
を行なうような半導体集積回路に関する。
［従来の技術］
第７図はＣＰＵと外部との間の通信機能を有するデータ
処理システムの概略ブロック図であり、第８図は第７図
に示したシステムで伝送されるＨＤＬＣフレームのフォ
ーマットを示す図である。
処理システムの概略ブロック図であり、第８図は第７図
に示したシステムで伝送されるＨＤＬＣフレームのフォ
ーマットを示す図である。
第７図において、ＣＰＵＩとメモリ２とＤＭＡコントロ
ーラ３とＩ１０装置４とはシステムバス５によって相互
に接続されている。Ｉ１０装置４には外部との通信を行
なうための通信線６，７が接続されている。
ーラ３とＩ１０装置４とはシステムバス５によって相互
に接続されている。Ｉ１０装置４には外部との通信を行
なうための通信線６，７が接続されている。
次に、第７図に示したシステムの動作について説明する
。−例として、第８図に示したＨＤＬＣのフォーマット
を用いて伝送制御を行なって通信を行なう場合について
説明する。ＨＤＬＣフレームのフォーマットは第８図に
示すように、フレームの先頭を示す１バイトの開始フラ
グＦ１と、１バイトまたは２バイトのアドレスフィール
ドＡと、１バイトまたは２バイトの制御フィールドＣと
、バイト数がフレームごとに変わる情報フィールド化と
、２バイトのフレームチエツクシーケンスＦＣ８と、フ
レームの最後を示す１バイトの終了フラグＦ２とからな
っている。
。−例として、第８図に示したＨＤＬＣのフォーマット
を用いて伝送制御を行なって通信を行なう場合について
説明する。ＨＤＬＣフレームのフォーマットは第８図に
示すように、フレームの先頭を示す１バイトの開始フラ
グＦ１と、１バイトまたは２バイトのアドレスフィール
ドＡと、１バイトまたは２バイトの制御フィールドＣと
、バイト数がフレームごとに変わる情報フィールド化と
、２バイトのフレームチエツクシーケンスＦＣ８と、フ
レームの最後を示す１バイトの終了フラグＦ２とからな
っている。
通常、■１０装置４は内部にＦＩＦＯを有していて、第
８図に示したフレームを用いて通信を行なう場合、ＣＰ
ＵＩはシステムバス５を介してメモリ２上に送信すべき
データ、すなわち情報フィールド糺を一旦セットし、そ
の後システムバス５を介してＩ１０装置４に対してデー
タ送信を要求する制御信号を発生し、システムバス５を
介してＩ１０装置４内のＦＩＦＯに送信すべきデータを
順次書込む。
８図に示したフレームを用いて通信を行なう場合、ＣＰ
ＵＩはシステムバス５を介してメモリ２上に送信すべき
データ、すなわち情報フィールド糺を一旦セットし、そ
の後システムバス５を介してＩ１０装置４に対してデー
タ送信を要求する制御信号を発生し、システムバス５を
介してＩ１０装置４内のＦＩＦＯに送信すべきデータを
順次書込む。
ＤＭＡ転送を行なう場合には、メモリ２からＩ１０装置
４へのデータ転送は、ＤＭＡコントローラ３がシステム
バス５を介して行なう。その後、Ｉ１０装置４は送信処
理を行ない、データを通信線７に送信する。また、逆方
向、すなわちデータを受信する場合には、Ｉ１０装置４
はデータの受信処理を行ないながらＩ１０装置４内のＦ
ＩＦＯに情報フィールドＬを書込み、一方、ＣＰＵ１は
Ｉ１０装置４内のＦＩＦＯの状態をモニタし、ＦＩＦＯ
がオーバフローをしないように適宜ＦＩＦＯからシステ
ムバスを介してデータを読ａし、メモリ２に書込む。
４へのデータ転送は、ＤＭＡコントローラ３がシステム
バス５を介して行なう。その後、Ｉ１０装置４は送信処
理を行ない、データを通信線７に送信する。また、逆方
向、すなわちデータを受信する場合には、Ｉ１０装置４
はデータの受信処理を行ないながらＩ１０装置４内のＦ
ＩＦＯに情報フィールドＬを書込み、一方、ＣＰＵ１は
Ｉ１０装置４内のＦＩＦＯの状態をモニタし、ＦＩＦＯ
がオーバフローをしないように適宜ＦＩＦＯからシステ
ムバスを介してデータを読ａし、メモリ２に書込む。
［発明が解決しようとする課題］
第７図に示したＣＰＵと外部との間の通信機能を有する
データ処理システムにおいては、従来、通信処理は上述
のごとく行なわれていたため、データの送受信にかかわ
るＣＰＵＩの負荷が大きくなってしまうという問題点が
あった。さらに、データ転送のためにシステムバス５を
占有する期間が長くなるという問題点もあった。
データ処理システムにおいては、従来、通信処理は上述
のごとく行なわれていたため、データの送受信にかかわ
るＣＰＵＩの負荷が大きくなってしまうという問題点が
あった。さらに、データ転送のためにシステムバス５を
占有する期間が長くなるという問題点もあった。
それゆえに、この発明の主たる目的は、ＣＰＵと外部と
の間の通信機能を有するデータ処理システムにおいて、
通信に関するＣＰＵの負荷を減らすとともに、システム
バスがデータ転送のために占有される期間を短くできる
ようなインターフェイス用の半導体集積回路を提供する
ことである。
の間の通信機能を有するデータ処理システムにおいて、
通信に関するＣＰＵの負荷を減らすとともに、システム
バスがデータ転送のために占有される期間を短くできる
ようなインターフェイス用の半導体集積回路を提供する
ことである。
［課題を解決するための手段］
第１請求項に係る発明は、システム間の通信を行なうた
めに、中央処理手段と外部との間のインターフェイスを
行なう半導体集積回路であって、中央処理手段で書込ん
だデータを外部に読出して出力するように複数のシング
ルポートメモリが設けられ、この複数のシングルポート
メモリは中央処理手段と外部との間でやりとりされるデ
ータを記憶するための記憶容量を有し、中央処理手段か
らの指令に応じて、複数のシングルポートメモリをラン
ダムにアクセスし、外部から複数のシングルポートメモ
リをシリアルにアクセスするように構成される。
めに、中央処理手段と外部との間のインターフェイスを
行なう半導体集積回路であって、中央処理手段で書込ん
だデータを外部に読出して出力するように複数のシング
ルポートメモリが設けられ、この複数のシングルポート
メモリは中央処理手段と外部との間でやりとりされるデ
ータを記憶するための記憶容量を有し、中央処理手段か
らの指令に応じて、複数のシングルポートメモリをラン
ダムにアクセスし、外部から複数のシングルポートメモ
リをシリアルにアクセスするように構成される。
第２請求項に係る発明は、外部からのデータを書込み、
中央処理手段に読出して出力するように複数のシングル
ポートメモリが設けられ、この複数のシングルボートメ
モυは中央処理手段と外部との間でやりとりされるデー
タを記憶するための記憶容量を有し、外部から複数のシ
ングルポートメモリをシリアルにアクセスし、中央処理
手段からの指令に応じて複数のシングルポートメモリを
ランダムにアクセスするように構成される。
中央処理手段に読出して出力するように複数のシングル
ポートメモリが設けられ、この複数のシングルボートメ
モυは中央処理手段と外部との間でやりとりされるデー
タを記憶するための記憶容量を有し、外部から複数のシ
ングルポートメモリをシリアルにアクセスし、中央処理
手段からの指令に応じて複数のシングルポートメモリを
ランダムにアクセスするように構成される。
［作用コ
この発明に係る半導体集積回路は、中央処理手段からシ
ングルポートメモリをランダムにアクセスしてデータを
書込み、外部からシングルポートメモリをシリアルにア
クセスしてデータを読出して出力するか、あるいは外部
からシングルポートメモリをシリアルにアクセスしてデ
ータを書込み、中央処理手段からシングルポートメモリ
をランダムにアクセスしてデータを読出す。
ングルポートメモリをランダムにアクセスしてデータを
書込み、外部からシングルポートメモリをシリアルにア
クセスしてデータを読出して出力するか、あるいは外部
からシングルポートメモリをシリアルにアクセスしてデ
ータを書込み、中央処理手段からシングルポートメモリ
をランダムにアクセスしてデータを読出す。
［発明の実施例］
第１図はこの発明の一実施例の概略ブロック図である。
第１図を参照して、ＣＰＵ１０には、バスインターフェ
イスユニット１１．アドレスライン２５．データライン
２６および制御ライン２７を介して記憶手段１２が接続
される。また、記憶手段１２には、アドレスライン２８
．制御ライン２９およびデータライン３０を介して送信
制御部２１が接続されるとともに、アドレスライン３１
゜制御ライン３２およびデータライン３３を介して受信
制御部２３が接続される。ＣＰＵｌ０は記憶手段１２を
ランダムにアクセスしてデータを書込んだり、データを
読出す。送信制御部２１は記憶手段１２をシリアルにア
クセスしてデータを読出し、ＨＤＬＣフレームのフォー
マットを作製して出力線２２に出力する。受信制御部２
３は外部から入力線２４に伝送されてきたＨＤＬＣフレ
ームのフォーマットに従って、記憶手段１２をシリアル
にアクセスしてデータを書込む。
イスユニット１１．アドレスライン２５．データライン
２６および制御ライン２７を介して記憶手段１２が接続
される。また、記憶手段１２には、アドレスライン２８
．制御ライン２９およびデータライン３０を介して送信
制御部２１が接続されるとともに、アドレスライン３１
゜制御ライン３２およびデータライン３３を介して受信
制御部２３が接続される。ＣＰＵｌ０は記憶手段１２を
ランダムにアクセスしてデータを書込んだり、データを
読出す。送信制御部２１は記憶手段１２をシリアルにア
クセスしてデータを読出し、ＨＤＬＣフレームのフォー
マットを作製して出力線２２に出力する。受信制御部２
３は外部から入力線２４に伝送されてきたＨＤＬＣフレ
ームのフォーマットに従って、記憶手段１２をシリアル
にアクセスしてデータを書込む。
より具体的に説明すると、セレクタ１３，１５１７．１
９はＣＰＵｌ０からバスインターフェイスユニット１１
および制御ライン２７を介して与えられる制御信号に応
じて、ＣＰＵ１０からバスインターフェイスユニット１
１およびアドレスライン２５を介して与えられるアドレ
ス信号をＲＡＭ１４，１６，１８．２０に与えてランダ
ムにアクセスし、ＣＰＵ１０からバスインターフェイス
ユニット１１およびデータライン２６から与えられるデ
ータを書込み、または読出す。
９はＣＰＵｌ０からバスインターフェイスユニット１１
および制御ライン２７を介して与えられる制御信号に応
じて、ＣＰＵ１０からバスインターフェイスユニット１
１およびアドレスライン２５を介して与えられるアドレ
ス信号をＲＡＭ１４，１６，１８．２０に与えてランダ
ムにアクセスし、ＣＰＵ１０からバスインターフェイス
ユニット１１およびデータライン２６から与えられるデ
ータを書込み、または読出す。
また、セレクタ１３．１５，１７．１９は送信制御部２
１から制御ライン２９を介して与えられる制御信号に応
じて、送信制御部２１からアドレスライン２８を介して
与えられるアドレス信号をＲＡＭ１４．１６に与えてシ
リアルにアクセスし、送信制御部２１からデータライン
３０を介して与えられるデータを書込む。一方、セレク
タ１７゜１９は受信制御部２３から制御ライン３２を介
して与えられる制御信号に応じて、受信制御部２３から
アドレスライン３１を介して与えられるアドレス信号を
ＲＡＭ１８．２０に与えてシリアルにアクセスし、デー
タライン３３を介して与えられるデータを書込む。
１から制御ライン２９を介して与えられる制御信号に応
じて、送信制御部２１からアドレスライン２８を介して
与えられるアドレス信号をＲＡＭ１４．１６に与えてシ
リアルにアクセスし、送信制御部２１からデータライン
３０を介して与えられるデータを書込む。一方、セレク
タ１７゜１９は受信制御部２３から制御ライン３２を介
して与えられる制御信号に応じて、受信制御部２３から
アドレスライン３１を介して与えられるアドレス信号を
ＲＡＭ１８．２０に与えてシリアルにアクセスし、デー
タライン３３を介して与えられるデータを書込む。
第２図は第１図に示した記憶手段の送信側を示す具体的
なブロック図である。第２図において、セレクタ１３は
ＣＰＵｌ０からのアドレスライン２５と送信制御部２１
からのアドレスライン２８とを切換えるためのゲート切
換回路１３１．１５１と、ＣＰＵ１０からのチップセレ
クト信号Ｃ８と送信制御部２１からのチップセレクト信
号Ｃ８とを切換えるためのゲート切換回路１３２．１５
２と、ＣＰＵｌ０からの書込信号をＲＡＭ１４と１６と
に切換えて与えるためのＮＡＮＤゲート１３３．１５３
とを含む。５ＥＬＬ信号および５ＥＬ２信号はＲＡＭ１
４と１６とを切換えるための信号である。すなわち、デ
ータライン２７．３０は８ビツトで構成されているので
、ＲＡＭ１４と１６にそれぞれ時分割的に８ビツトのデ
ータを書込みまたは読出す。
なブロック図である。第２図において、セレクタ１３は
ＣＰＵｌ０からのアドレスライン２５と送信制御部２１
からのアドレスライン２８とを切換えるためのゲート切
換回路１３１．１５１と、ＣＰＵ１０からのチップセレ
クト信号Ｃ８と送信制御部２１からのチップセレクト信
号Ｃ８とを切換えるためのゲート切換回路１３２．１５
２と、ＣＰＵｌ０からの書込信号をＲＡＭ１４と１６と
に切換えて与えるためのＮＡＮＤゲート１３３．１５３
とを含む。５ＥＬＬ信号および５ＥＬ２信号はＲＡＭ１
４と１６とを切換えるための信号である。すなわち、デ
ータライン２７．３０は８ビツトで構成されているので
、ＲＡＭ１４と１６にそれぞれ時分割的に８ビツトのデ
ータを書込みまたは読出す。
ＴＲＩ信号およびＴＲ２信号は送信制御部２１がデータ
を送信中であることを示すものであって、このＴＲＩ信
号およびＴＲ２信号が“Ｈ”レベルのときにはＣＰＵｌ
０からのアクセスか禁止される。このため、ゲート回路
１３４には５ＥＬＩ信号とＴＲＩ信号とが与えられ、ゲ
ート回路１３５には５ＥＬ２信号とＴＲ２信号とが与え
られる。
を送信中であることを示すものであって、このＴＲＩ信
号およびＴＲ２信号が“Ｈ”レベルのときにはＣＰＵｌ
０からのアクセスか禁止される。このため、ゲート回路
１３４には５ＥＬＩ信号とＴＲＩ信号とが与えられ、ゲ
ート回路１３５には５ＥＬ２信号とＴＲ２信号とが与え
られる。
次に、動作について説明する。ＣＰＵｌ０からＲＡＭ１
４．１６をランダムにアクセスするときには、まず５Ｅ
ＬＬ信号が“Ｌ”レベルにされ、ＴＲＩ信号およびＴＲ
２信号が“Ｈ”レベルになって、ゲート回路１３４の出
力がＨ”レベルになる。ゲート切換回路１３１はＣＰＵ
ｌ０からのアドレスライン２５を選択してＲＡＭ１４に
アドレス信号を与える。ゲート切換回路１３２はＣＰＵ
ｌ０からのチップセレクト信号Ｃ８を選択し、ＮＡＮＤ
ゲート１３３はＣＰＵＩ Ｏからの書込信号をＲＡＭ１
４に与える。それによって、ＲＡＭ１４がランダムアク
セスされ、データライン２７からのデータがＲＡＭ１４
に書込まれる。
４．１６をランダムにアクセスするときには、まず５Ｅ
ＬＬ信号が“Ｌ”レベルにされ、ＴＲＩ信号およびＴＲ
２信号が“Ｈ”レベルになって、ゲート回路１３４の出
力がＨ”レベルになる。ゲート切換回路１３１はＣＰＵ
ｌ０からのアドレスライン２５を選択してＲＡＭ１４に
アドレス信号を与える。ゲート切換回路１３２はＣＰＵ
ｌ０からのチップセレクト信号Ｃ８を選択し、ＮＡＮＤ
ゲート１３３はＣＰＵＩ Ｏからの書込信号をＲＡＭ１
４に与える。それによって、ＲＡＭ１４がランダムアク
セスされ、データライン２７からのデータがＲＡＭ１４
に書込まれる。
次ニ、５ＥＬ２信号が“Ｌ”レベルになると、同様にし
てゲート切換回路１５１によってアドレスライン２５が
選択され、ゲート切換回路１５２によってチップセレク
ト信号Ｃ８が選択され、ＮＡＮＤゲート１５３によって
書込信号が選択され、ＲＡＭ１６がランダムにアクセス
されてデータライン２７からのデータがＲＡＭ１６に書
込まれる。
てゲート切換回路１５１によってアドレスライン２５が
選択され、ゲート切換回路１５２によってチップセレク
ト信号Ｃ８が選択され、ＮＡＮＤゲート１５３によって
書込信号が選択され、ＲＡＭ１６がランダムにアクセス
されてデータライン２７からのデータがＲＡＭ１６に書
込まれる。
送信制御部２１によってシリアルにアクセスするときに
は、ＴＲ１信号がＨ”レベルになり、ゲート回路１３４
によって５ＥＬＬ信号の圧力が禁止される。ＴＲＩ信号
が“Ｈ”レベルになったことによって、ゲート切換回路
１３１は送信制御部２１からのアドレスライン２８を選
択し、ゲート切換回路１３２は送信制御部２１からのチ
ップセレクト信号Ｃ８を選択してＲＡＭ１４に与えると
ともに、ＴＲ１信号がアウトプットイネーブル信号○Ｅ
ＣとしてＲＡＩＶｔ１４に与えられる。それによって、
ＲＡＭ１４がシリアルにアクセスされ、読出されたデー
タがデータライン３０に８カされる。
は、ＴＲ１信号がＨ”レベルになり、ゲート回路１３４
によって５ＥＬＬ信号の圧力が禁止される。ＴＲＩ信号
が“Ｈ”レベルになったことによって、ゲート切換回路
１３１は送信制御部２１からのアドレスライン２８を選
択し、ゲート切換回路１３２は送信制御部２１からのチ
ップセレクト信号Ｃ８を選択してＲＡＭ１４に与えると
ともに、ＴＲ１信号がアウトプットイネーブル信号○Ｅ
ＣとしてＲＡＩＶｔ１４に与えられる。それによって、
ＲＡＭ１４がシリアルにアクセスされ、読出されたデー
タがデータライン３０に８カされる。
次に、ＴＲ２信号が“Ｈ” レベルになると、ゲート切
換回路１５１はアドレスライン２８を選択し、ゲート切
換回路１５２は送信制御部２１からのチップセレクト信
号Ｃ８を選択してＲＡＭ１６に与えると、ＴＲ２信号が
アウトプットイネーブル信号ＯＥＣとしてＲＡＭ１６に
与えられる。それによって、ＲＡＭ１６はシリアルにア
クセスされ、読出されたデータがデータライン３０に出
力される。
換回路１５１はアドレスライン２８を選択し、ゲート切
換回路１５２は送信制御部２１からのチップセレクト信
号Ｃ８を選択してＲＡＭ１６に与えると、ＴＲ２信号が
アウトプットイネーブル信号ＯＥＣとしてＲＡＭ１６に
与えられる。それによって、ＲＡＭ１６はシリアルにア
クセスされ、読出されたデータがデータライン３０に出
力される。
第３図は第１図に示した記憶手段の受信側を示す具体的
なブロック図である。第３図において、セレクタ１７は
ＣＰＵｌ０からのアドレスライン２５と受信制御部２３
からのアドレスライン３１とを切換えるためのゲート切
換回路１７１ １９１と、ＣＰＵｌ０からのチップセレ
クト信号Ｃ８と受信制御部２３からのチップセレクト信
号Ｃ８とを切換えるためのゲート切換回路１７２，１９
２と、ＣＰＵｌ０からの読出信号をアウトプットイネー
ブル信号ＯＥＣとしてＲＡＭ１８または２０に与えるた
めのＮＡＮＤゲート１７３．１９３と、受信制御部２３
からのデータライン３３をＲＡＭ１８または２０に選択
的に与えるためのＡＮＤゲート１７４，１９４とを含む
。
なブロック図である。第３図において、セレクタ１７は
ＣＰＵｌ０からのアドレスライン２５と受信制御部２３
からのアドレスライン３１とを切換えるためのゲート切
換回路１７１ １９１と、ＣＰＵｌ０からのチップセレ
クト信号Ｃ８と受信制御部２３からのチップセレクト信
号Ｃ８とを切換えるためのゲート切換回路１７２，１９
２と、ＣＰＵｌ０からの読出信号をアウトプットイネー
ブル信号ＯＥＣとしてＲＡＭ１８または２０に与えるた
めのＮＡＮＤゲート１７３．１９３と、受信制御部２３
からのデータライン３３をＲＡＭ１８または２０に選択
的に与えるためのＡＮＤゲート１７４，１９４とを含む
。
５ＥＬＬ信号および５ＥＬ２信号は第２図の説明と同様
にして、ＲＡＭ１８と２０とを切換えるための信号であ
る。ＲＥＣＩ信号およびＲＦＣ２信号は受信制御部２３
がデータを受信中であることを示すものであって、この
ＲＥＣＩ信号およびＲＥＣ２信号がＨ”レベルのときに
は、ＣＰＵ１０からのアクセスが禁止される。このため
に、ゲート回路１７５には５ＥＬＬ信号とＲＥＣＩ信号
とが与えられ、ゲート回路１７６には５ＥＬ２信号とＲ
ＦＣ２信号とか与えられる。
にして、ＲＡＭ１８と２０とを切換えるための信号であ
る。ＲＥＣＩ信号およびＲＦＣ２信号は受信制御部２３
がデータを受信中であることを示すものであって、この
ＲＥＣＩ信号およびＲＥＣ２信号がＨ”レベルのときに
は、ＣＰＵ１０からのアクセスが禁止される。このため
に、ゲート回路１７５には５ＥＬＬ信号とＲＥＣＩ信号
とが与えられ、ゲート回路１７６には５ＥＬ２信号とＲ
ＦＣ２信号とか与えられる。
次に、動作について説明する。受信制御部２３によって
ＲＡＭ１８．２０をシリアルにアクセスしてデータを書
込むときには、ＲＥＣＩ信号が“Ｈ” レベルになって
、ゲート回路１７５によって５ＥＬＬ信号の出力が禁止
される。ＲＥＣＩ信号が“Ｈ”レベルになったことによ
って、ゲート切換回路１７１は受信制御部２３のアドレ
スライン３１を選択し、ゲート切換回路１７２は受信制
御部２３からのチップセレクト信号Ｃ８を選択し、ＡＮ
Ｄゲート１７４は受信制御部２３のデータライン３３を
選択し、さらにＲＥＣＩ信号が書込イネーブル信号ＷＢ
ＣとしてＲＡＭ１８に与えられる。その結果、ＲＡＭ１
８はアドレス信号に応じてランダムにアクセスされ、デ
ータライン３３からのデータを書込む。
ＲＡＭ１８．２０をシリアルにアクセスしてデータを書
込むときには、ＲＥＣＩ信号が“Ｈ” レベルになって
、ゲート回路１７５によって５ＥＬＬ信号の出力が禁止
される。ＲＥＣＩ信号が“Ｈ”レベルになったことによ
って、ゲート切換回路１７１は受信制御部２３のアドレ
スライン３１を選択し、ゲート切換回路１７２は受信制
御部２３からのチップセレクト信号Ｃ８を選択し、ＡＮ
Ｄゲート１７４は受信制御部２３のデータライン３３を
選択し、さらにＲＥＣＩ信号が書込イネーブル信号ＷＢ
ＣとしてＲＡＭ１８に与えられる。その結果、ＲＡＭ１
８はアドレス信号に応じてランダムにアクセスされ、デ
ータライン３３からのデータを書込む。
次に、ＲＥＣ２信号か“Ｈ”レベルになると、ゲート切
換回路１９１は受信制御部２３からのアドレスライン３
１を選択し、ゲート切換回路１９２はチップセレクト信
号Ｃ８を選択し、ＡＮＤゲート１９４はデータライン３
３を選択する。さらに、ＲＦＣ２信号は書込イネーブル
信号ＷＥＣとしてＲＡＭ２０に与えられる。その結果、
ＲＡＭ２０はアドレス信号に応じてシリアルにアクセス
され、データライン３３からのデータを書込む。
換回路１９１は受信制御部２３からのアドレスライン３
１を選択し、ゲート切換回路１９２はチップセレクト信
号Ｃ８を選択し、ＡＮＤゲート１９４はデータライン３
３を選択する。さらに、ＲＦＣ２信号は書込イネーブル
信号ＷＥＣとしてＲＡＭ２０に与えられる。その結果、
ＲＡＭ２０はアドレス信号に応じてシリアルにアクセス
され、データライン３３からのデータを書込む。
次に、ＣＰＵｌ０からのランダムアクセスによって、Ｒ
ＡＭ１８．２０に書込まれたデータを読ａすときには、
まず、５ＥＬ１信号が“Ｌ”レベルになり、ＲＥＣ１信
号およびＲＥＣ２信号が“Ｌ”レベルとなり、ゲート回
路１７５の出力が“Ｈ″レベルなる。その結果、ゲート
切換回路１７１は、ＣＰＵｌ０からのアドレスライン２
５を選択してＲＡＭ１８にアドレス信号を与える。
ＡＭ１８．２０に書込まれたデータを読ａすときには、
まず、５ＥＬ１信号が“Ｌ”レベルになり、ＲＥＣ１信
号およびＲＥＣ２信号が“Ｌ”レベルとなり、ゲート回
路１７５の出力が“Ｈ″レベルなる。その結果、ゲート
切換回路１７１は、ＣＰＵｌ０からのアドレスライン２
５を選択してＲＡＭ１８にアドレス信号を与える。
ゲート切換回路１７２はＣＰＵｌ０からのチップセレク
ト信号で茗を選択し、ＮＡＮＤゲート１７３はＣＰＵｌ
０からの読出信号をアウトプットイネーブル信号ＯＥＣ
としてＲＡＭ１８に与える。
ト信号で茗を選択し、ＮＡＮＤゲート１７３はＣＰＵｌ
０からの読出信号をアウトプットイネーブル信号ＯＥＣ
としてＲＡＭ１８に与える。
それによって、ＲＡＭ１８がラン−ダムにアクセスされ
、データが読出されてＣＰＵｌ０のデータライン２６に
読出される。
、データが読出されてＣＰＵｌ０のデータライン２６に
読出される。
次に、５ＥＬ２信号が′Ｌ”レベルになると、ゲート切
換回路１９１によってＣＰＵｌ０のアドレスライン２５
が選択され、ゲート切換回路１９２によってチップセレ
クト信号Ｃ８が選択され、ＮＡＮＤゲート１９３によっ
て読８信号か選択されてそれぞれＲＡＭ２０に与えられ
る。その結果、ＲＡＭ２０がアドレス信号に応じてラン
ダムにアクセスされ、データが読出されてデータライン
２６に８カされる。
換回路１９１によってＣＰＵｌ０のアドレスライン２５
が選択され、ゲート切換回路１９２によってチップセレ
クト信号Ｃ８が選択され、ＮＡＮＤゲート１９３によっ
て読８信号か選択されてそれぞれＲＡＭ２０に与えられ
る。その結果、ＲＡＭ２０がアドレス信号に応じてラン
ダムにアクセスされ、データが読出されてデータライン
２６に８カされる。
第４図は送信制御部の概略ブロック図である。
第４図を参照して、送信制御部２１は送信制御回路２１
１とパラレル／シリアル変換回路２１２とフレーム組立
回路２１３とを含む。送信制御回路２１１には、ＣＰＵ
ｌ０から送信要求、送信停止などの指令信号２１４が与
えられ、送信制御回路２１１からＣＰＵｌ０に対して送
信完了信号２１５が与えられる。パラレル／シリアル変
換回路２１２は送信制御回路２１１からの制御信号に応
じて、ＲＡＭ１４．１６から読出されたパラレルなデー
タをシリアルなデータに変換してフレーム組立回路２１
３に与える。フレーム組立回路２１３には、送信制御回
路２１１から制御用信号２１７が与えられ、フレーム組
立回路２１３から送信制御回路２１１に対して状態など
の表示信号２１８が与えられる。フレーム組立回路２１
３はパラレル／シリアル変換回路２１２から与えられた
データおよび送信制御回路２１１から与えられる制御信
号に含まれるフレームやアドレス信号に応じて、第８図
に示すようなＨＤＬＣフレームのフォーマットを組立て
て伝送路に出力する。
１とパラレル／シリアル変換回路２１２とフレーム組立
回路２１３とを含む。送信制御回路２１１には、ＣＰＵ
ｌ０から送信要求、送信停止などの指令信号２１４が与
えられ、送信制御回路２１１からＣＰＵｌ０に対して送
信完了信号２１５が与えられる。パラレル／シリアル変
換回路２１２は送信制御回路２１１からの制御信号に応
じて、ＲＡＭ１４．１６から読出されたパラレルなデー
タをシリアルなデータに変換してフレーム組立回路２１
３に与える。フレーム組立回路２１３には、送信制御回
路２１１から制御用信号２１７が与えられ、フレーム組
立回路２１３から送信制御回路２１１に対して状態など
の表示信号２１８が与えられる。フレーム組立回路２１
３はパラレル／シリアル変換回路２１２から与えられた
データおよび送信制御回路２１１から与えられる制御信
号に含まれるフレームやアドレス信号に応じて、第８図
に示すようなＨＤＬＣフレームのフォーマットを組立て
て伝送路に出力する。
第５図は受信制御部の概略ブロック図である。
受信制御部２３は受信制御回路２３１とシリアル／パラ
レル変換回路２３２とフレーム分解回路２３３とを含む
。受信制御回路２３１にはＣＰＵｌ０から受信などの指
令信号が与えられ、受信制御回路２３１からＣＰＵｌ０
に対して受信完了信号２３５が与えられる。フレーム分
解回路２３３には受信制御回路２３１から制御信号２３
６が与えられ、フレーム分解回路２３３から受信制御回
路２３１に対して状態などの表示信号２３７が与えられ
る。フレーム分解回路２３３は受信制御回路２３１から
与えられる制御信号に応じて、伝送路から送られてきた
ＨＤＬＣフレームのフォーマットを分解し、シリアルな
データをシリアル／パラレル変換回路２３２に与える。
レル変換回路２３２とフレーム分解回路２３３とを含む
。受信制御回路２３１にはＣＰＵｌ０から受信などの指
令信号が与えられ、受信制御回路２３１からＣＰＵｌ０
に対して受信完了信号２３５が与えられる。フレーム分
解回路２３３には受信制御回路２３１から制御信号２３
６が与えられ、フレーム分解回路２３３から受信制御回
路２３１に対して状態などの表示信号２３７が与えられ
る。フレーム分解回路２３３は受信制御回路２３１から
与えられる制御信号に応じて、伝送路から送られてきた
ＨＤＬＣフレームのフォーマットを分解し、シリアルな
データをシリアル／パラレル変換回路２３２に与える。
シリアル／パラレル変換回路２３２には受信制御回路２
３１から制御信号２３８が与えられる。シリアル／パラ
レル変換回路２３２はシリアルデータをパラレルデータ
に変換してＲＡＭ１８．２０に与える。
３１から制御信号２３８が与えられる。シリアル／パラ
レル変換回路２３２はシリアルデータをパラレルデータ
に変換してＲＡＭ１８．２０に与える。
第６図はこの発明の一実施例に係る半導体集積回路をＩ
１０装置として用いたシステムを示すブロック図である
。第６図を参照して、ＣＰＵｌ０とメモリ２とＩ１０装
置４０はシステムバス５によって接続されている。Ｉ１
０装置４０には受信用の通信線６と送信用の通信線７と
が接続されている。ＨＤＬＣ手順を用いて通信を行なう
場合、第８図に示すＨＤＬＣフレームを用いてデータの
送受信が行なわれる。このとき、ＣＰＵ１０が送受信す
るデータは情報フィールド見であり、一方通信線上で送
受信されるデータは第８図に示したフォーマットのＨＤ
ＬＣフレームである。このシステムからデータを送信す
る場合、ＣＰＵｌ０はＩ１０装置４０をＩｌｏとしてで
はなく、メモリの一部分とみて、ランダムなアクセスを
用いてＩ１０装置４０に送信すべきデータをセットする
。
１０装置として用いたシステムを示すブロック図である
。第６図を参照して、ＣＰＵｌ０とメモリ２とＩ１０装
置４０はシステムバス５によって接続されている。Ｉ１
０装置４０には受信用の通信線６と送信用の通信線７と
が接続されている。ＨＤＬＣ手順を用いて通信を行なう
場合、第８図に示すＨＤＬＣフレームを用いてデータの
送受信が行なわれる。このとき、ＣＰＵ１０が送受信す
るデータは情報フィールド見であり、一方通信線上で送
受信されるデータは第８図に示したフォーマットのＨＤ
ＬＣフレームである。このシステムからデータを送信す
る場合、ＣＰＵｌ０はＩ１０装置４０をＩｌｏとしてで
はなく、メモリの一部分とみて、ランダムなアクセスを
用いてＩ１０装置４０に送信すべきデータをセットする
。
Ｉ１０装置４０は内部の記憶手段からシリアルなアクセ
スを用いてデータを読１ｇＬ１．ＨＤＬＣのフレームフ
ォーマットに組立てて通信線７にデータを送信する。連
続的に行なう場合には、Ｉ１０装置４０内部に、第１図
に示したように２個のＲＡＭ１４．１６があることを利
用して、ＣＰＵｌ０が一方のＲＡＭ１４にデータをセッ
トしている間に、Ｉ１０装置４０がもう一方のＲＡＭＩ
６からデータを送信する。
スを用いてデータを読１ｇＬ１．ＨＤＬＣのフレームフ
ォーマットに組立てて通信線７にデータを送信する。連
続的に行なう場合には、Ｉ１０装置４０内部に、第１図
に示したように２個のＲＡＭ１４．１６があることを利
用して、ＣＰＵｌ０が一方のＲＡＭ１４にデータをセッ
トしている間に、Ｉ１０装置４０がもう一方のＲＡＭＩ
６からデータを送信する。
このシステムがデータを受信する場合には、Ｉ１０装置
４０は通信線６から受信したデータを内部の記憶手段に
シリアルなアクセスを用いて書込み、ＣＰＵ１０はＩ１
０装置４０はＩｌｏとしてではなく、メモリの一部分と
みて、ランダムなアクセスを用いて、Ｉ１０装置４０か
らデータを読８す。連続的に受信を行なう場合には、Ｉ
１０装置４０内部に受信用の２個のＲＡＭ１８．２０が
あることを利用して、Ｉ１０装置４０が一方のＲＡＭ１
８に受信したデータを書込んでいる間に、ＣＰＵｌ０が
もう一方のＲＡＭ２０からデータを読出す。
４０は通信線６から受信したデータを内部の記憶手段に
シリアルなアクセスを用いて書込み、ＣＰＵ１０はＩ１
０装置４０はＩｌｏとしてではなく、メモリの一部分と
みて、ランダムなアクセスを用いて、Ｉ１０装置４０か
らデータを読８す。連続的に受信を行なう場合には、Ｉ
１０装置４０内部に受信用の２個のＲＡＭ１８．２０が
あることを利用して、Ｉ１０装置４０が一方のＲＡＭ１
８に受信したデータを書込んでいる間に、ＣＰＵｌ０が
もう一方のＲＡＭ２０からデータを読出す。
また、上述の実施例では、半導体集積回路内の記憶手段
１１のＲＡＭは送信用として２個のＲＡＭ１４．１６を
設け、受信用に２個のＲＡＭ１８゜２０を設けるように
したが、これに限ることなく、それぞれに対応して３個
あるいは４個のＲＡＭを用いてもよく、このようにＲＡ
Ｍの容量を増加させることによって、ＣＰＵｌ０の処理
時間に余裕ができるなど、上述の実施例と同一あるいは
それ以上の効果を奏することができる。
１１のＲＡＭは送信用として２個のＲＡＭ１４．１６を
設け、受信用に２個のＲＡＭ１８゜２０を設けるように
したが、これに限ることなく、それぞれに対応して３個
あるいは４個のＲＡＭを用いてもよく、このようにＲＡ
Ｍの容量を増加させることによって、ＣＰＵｌ０の処理
時間に余裕ができるなど、上述の実施例と同一あるいは
それ以上の効果を奏することができる。
［発明の効果］
以上のように、この発明によれば、中央処理手段と外部
とのインターフェイスを行ない、内部ＮＯ央処理手段か
らはランダムアクセス機能を有するメモリとみなして、
外部からはファーストインファーストアウトとみなせる
ような記憶手段を備えたＩ１０用の半導体集積回路を構
成することができる。
とのインターフェイスを行ない、内部ＮＯ央処理手段か
らはランダムアクセス機能を有するメモリとみなして、
外部からはファーストインファーストアウトとみなせる
ような記憶手段を備えたＩ１０用の半導体集積回路を構
成することができる。
第１図はこの発明の一実施例の全体の構成を示すブロッ
ク図である。第２図は第１図に示した記憶手段の送信制
御側の具体的なブロック図である。 第３図は第１図に示した記憶手段の受信側の具体的なブ
ロック図である。第４図は送信制御部の概略ブロック図
である。第５図は受信制御部の概略ブロック図である。 第６図はこの発明の一実施例に係る半導体集積回路をＩ
１０装置として用いたシステムを示すブロック図である
。第７図は従来のシステムを示すブロック図である。第
８図はＨＤＬＣフレームのフォーマットを示す図である
。 図において、１０はＣＰＵ、１１はバスインターフェイ
スユニット、１２は記憶手段、１３．１５．１７．１９
はセレクタ、１４，１６，１８゜２０はＲＡＭ、２１は
送信制御部、２３は受信制御部、２５．２９．３１はア
ドレスライン、２６゜３０．３３はデータライン、２７
，２９．３２は制御ラインを示す。 第 図 第 図 第 図 第 図 手 続 補 正 書（自発） 平成３年８月１日
ク図である。第２図は第１図に示した記憶手段の送信制
御側の具体的なブロック図である。 第３図は第１図に示した記憶手段の受信側の具体的なブ
ロック図である。第４図は送信制御部の概略ブロック図
である。第５図は受信制御部の概略ブロック図である。 第６図はこの発明の一実施例に係る半導体集積回路をＩ
１０装置として用いたシステムを示すブロック図である
。第７図は従来のシステムを示すブロック図である。第
８図はＨＤＬＣフレームのフォーマットを示す図である
。 図において、１０はＣＰＵ、１１はバスインターフェイ
スユニット、１２は記憶手段、１３．１５．１７．１９
はセレクタ、１４，１６，１８゜２０はＲＡＭ、２１は
送信制御部、２３は受信制御部、２５．２９．３１はア
ドレスライン、２６゜３０．３３はデータライン、２７
，２９．３２は制御ラインを示す。 第 図 第 図 第 図 第 図 手 続 補 正 書（自発） 平成３年８月１日
Claims (2)
- （１）システム間の通信を行なうために、中央処理手段
と外部との間のインターフェイスを行なう半導体集積回
路であって、 前記中央処理手段で書込んだデータを外部に読出して出
力するように設けられ、前記中央処理手段と外部との間
でやりとりされるデータを記憶するための記憶容量を有
し、前記中央処理手段からランダムにアクセスされ、外
部からはファーストインファーストアウトでアクセスさ
れる複数のシングルポートメモリ、 前記中央処理手段からの指令に応じて、前記複数のシン
グルポートメモリをランダムにアクセスするためのラン
ダムアクセス手段、および 外部から前記複数のシングルポートメモリをシリアルに
アクセスするためのシリアルアクセス手段を備えた、半
導体集積回路。 - （２）システム間の通信を行なうために、中央処理手段
と外部との間のインターフェイスを行なう半導体集積回
路であって、 外部からのデータを書込み、前記中央処理手段に読出し
て出力するように設けられ、前記中央処理手段と外部と
の間でやりとりされるデータを記憶するための記憶容量
を有し、前記中央処理手段からランダムにアクセスされ
、外部からはファーストインファーストアウトでアクセ
スされる複数のシングルポートメモリ、 前記複数のシングルポートメモリをシリアルにアクセス
するためのシリアルアクセス手段、および 前記中央処理手段からの指令に応じて、前記複数のシン
グルポートメモリをランダムにアクセスするためのラン
ダムアクセス手段を備えた、半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185090A JPH0471060A (ja) | 1990-07-11 | 1990-07-11 | 半導体集積回路 |
| US07/724,668 US5379395A (en) | 1990-07-11 | 1991-07-02 | Semiconductor integrated circuit for central processor interfacing which enables random and serial access to single port memories |
| DE4122831A DE4122831C2 (de) | 1990-07-11 | 1991-07-10 | Integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185090A JPH0471060A (ja) | 1990-07-11 | 1990-07-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0471060A true JPH0471060A (ja) | 1992-03-05 |
Family
ID=16164665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185090A Pending JPH0471060A (ja) | 1990-07-11 | 1990-07-11 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5379395A (ja) |
| JP (1) | JPH0471060A (ja) |
| DE (1) | DE4122831C2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2957354B2 (ja) * | 1992-05-13 | 1999-10-04 | 三菱電機株式会社 | 信号転送方法 |
| DE4219172A1 (de) * | 1992-06-11 | 1993-02-11 | Siemens Nixdorf Inf Syst | Schaltungsanordnung zum datentransfer zwischen einem datenverarbeitungssystem und einem datenuebertragungssystem |
| JP4181645B2 (ja) * | 1996-02-29 | 2008-11-19 | 富士通株式会社 | データ処理装置 |
| US6041379A (en) * | 1996-10-04 | 2000-03-21 | Northrop Grumman Corporation | Processor interface for a distributed memory addressing system |
| US6470409B1 (en) * | 1996-11-26 | 2002-10-22 | Xilinx Inc. | Interface system having a programmable number of channels and methods of implementing same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755937A (en) * | 1986-02-14 | 1988-07-05 | Prime Computer, Inc. | Method and apparatus for high bandwidth shared memory |
| US5155807A (en) * | 1986-02-24 | 1992-10-13 | International Business Machines Corporation | Multi-processor communications channel utilizing random access/sequential access memories |
| US5133062A (en) * | 1986-03-06 | 1992-07-21 | Advanced Micro Devices, Inc. | RAM buffer controller for providing simulated first-in-first-out (FIFO) buffers in a random access memory |
| US4821185A (en) * | 1986-05-19 | 1989-04-11 | American Telephone And Telegraph Company | I/O interface system using plural buffers sized smaller than non-overlapping contiguous computer memory portions dedicated to each buffer |
| US5099331A (en) * | 1987-09-04 | 1992-03-24 | Texas Instruments Incorporated | Apparatus for overlaying a displayed image with a second image |
| US5058051A (en) * | 1988-07-29 | 1991-10-15 | Texas Medical Instruments, Inc. | Address register processor system |
| US5222213A (en) * | 1990-04-10 | 1993-06-22 | At&T Bell Laboratories | Low-cost display controller comprising a DMA or communications controller operating under processor control |
-
1990
- 1990-07-11 JP JP2185090A patent/JPH0471060A/ja active Pending
-
1991
- 1991-07-02 US US07/724,668 patent/US5379395A/en not_active Expired - Fee Related
- 1991-07-10 DE DE4122831A patent/DE4122831C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4122831A1 (de) | 1992-01-23 |
| DE4122831C2 (de) | 1997-02-20 |
| US5379395A (en) | 1995-01-03 |
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