JPH04122073A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04122073A JPH04122073A JP24347290A JP24347290A JPH04122073A JP H04122073 A JPH04122073 A JP H04122073A JP 24347290 A JP24347290 A JP 24347290A JP 24347290 A JP24347290 A JP 24347290A JP H04122073 A JPH04122073 A JP H04122073A
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- JP
- Japan
- Prior art keywords
- thin film
- semiconductor device
- film
- insulating
- photoconductive
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、絶縁基板上に薄膜トランジスタ（ＴＰＴ）を
設けた半導体装置に関する。
設けた半導体装置に関する。
通常、絶縁基板上に堆積した半導体薄膜を能動領域とし
て用いたＭＯ３型薄膜トランジスタは、液晶表示装置、
論理回路、イメージセンサ等において使用されている。
て用いたＭＯ３型薄膜トランジスタは、液晶表示装置、
論理回路、イメージセンサ等において使用されている。
これら応用分野においては、絶縁基板の大面積化を行な
うと、絶縁基板表面に生じた電荷（チャージアップ）を
いかに外部に放散して、ソース・ゲート間の絶縁破壊を
防止するかが課題となっている。
うと、絶縁基板表面に生じた電荷（チャージアップ）を
いかに外部に放散して、ソース・ゲート間の絶縁破壊を
防止するかが課題となっている。
このため特開平２−１８５２４号においては、液晶表示
パネル用ＴＰＴ基板の製造方法において、チャージアッ
プ防止のためマトリックス配線を行っており、全ソース
電極線、全ゲート電極線を短絡リングによって電気的に
短絡し、又、画素電極は電気的に分離されているため、
プラズマＣＶＤ中のイオンやラジカルの影響によってチ
ャージアップされやすいので各画素電極も電気的に短絡
し、後に開放する方法を開示している。しかし、プロセ
ス加工上の対策を実施しており、工程が長くなり、コス
ト高になっている。
パネル用ＴＰＴ基板の製造方法において、チャージアッ
プ防止のためマトリックス配線を行っており、全ソース
電極線、全ゲート電極線を短絡リングによって電気的に
短絡し、又、画素電極は電気的に分離されているため、
プラズマＣＶＤ中のイオンやラジカルの影響によってチ
ャージアップされやすいので各画素電極も電気的に短絡
し、後に開放する方法を開示している。しかし、プロセ
ス加工上の対策を実施しており、工程が長くなり、コス
ト高になっている。
また、特開平１−２７０３２０号においては、ｌＩ！縁
基縁上板上成された薄膜半導体素子の上にプラズマＣＶ
Ｄ法により絶縁薄膜を堆積する際、陽イオンのチャージ
アップ防止のために電子イオンを照射し、前記絶縁薄膜
中あるいは薄膜上のイオンを中性化することによりチャ
ージアップを防止することを提案している。しかしなが
ら、電子銃が必要であり、いずれにしても、いまだ満足
できるとは言い難かった。
基縁上板上成された薄膜半導体素子の上にプラズマＣＶ
Ｄ法により絶縁薄膜を堆積する際、陽イオンのチャージ
アップ防止のために電子イオンを照射し、前記絶縁薄膜
中あるいは薄膜上のイオンを中性化することによりチャ
ージアップを防止することを提案している。しかしなが
ら、電子銃が必要であり、いずれにしても、いまだ満足
できるとは言い難かった。
本発明の目的は、電荷を外部に放散させることにより、
ソース・ゲート間の絶縁破壊を防止した半導体装置を提
供するにある。
ソース・ゲート間の絶縁破壊を防止した半導体装置を提
供するにある。
本発明は、絶縁基板上に設けられた薄膜トランジスタの
上部に光導電性薄膜、＃＠縁性薄膜を順次設けたことを
特徴とする半導体装置に関する。
上部に光導電性薄膜、＃＠縁性薄膜を順次設けたことを
特徴とする半導体装置に関する。
本発明の半導体装置は、薄膜トランジスタ作製時におけ
る配線パターン形成後に活性型の電気伝導性を有する光
導電性薄膜を設けておくことにより、その上に絶縁性保
護膜を形成してもチャージアップ現象をおこすことがな
く、ＴＰＴにダメージを発生させることがない。
る配線パターン形成後に活性型の電気伝導性を有する光
導電性薄膜を設けておくことにより、その上に絶縁性保
護膜を形成してもチャージアップ現象をおこすことがな
く、ＴＰＴにダメージを発生させることがない。
本発明のＴＦＴ上に設けられる光導電性薄膜としては、
ａ−５ｉ：ｌ（、ａ−５ｉＣ：Ｈ，ａ−５ｉＧｅ：Ｈｌ
ａ−５ｉＯ：Ｈ等を挙げることができ、これらは、ＲＦ
プラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、マグネト
ロンプラズマＣＶＤ法等のプラズマＣＶＤ法、光ＣＶＤ
、スパッタリング等で形成することができ１例えば平行
平板方式のプラズマＣＶＤ法で製膜する場合には、下記
の条件で行なうとよい。
ａ−５ｉ：ｌ（、ａ−５ｉＣ：Ｈ，ａ−５ｉＧｅ：Ｈｌ
ａ−５ｉＯ：Ｈ等を挙げることができ、これらは、ＲＦ
プラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、マグネト
ロンプラズマＣＶＤ法等のプラズマＣＶＤ法、光ＣＶＤ
、スパッタリング等で形成することができ１例えば平行
平板方式のプラズマＣＶＤ法で製膜する場合には、下記
の条件で行なうとよい。
圧 力 ０．５〜１．５ＴｏｒｒＲＦパワ
ー １０〜５０Ｗ 電極間距離 １０〜５０ａｍ 照 度 １００〜１０００ Ｑ ｘ前記により製
膜される光導電性薄膜は、光導電率が、５ Ｘ １０−
１１〜２Ｘ１０−”Ω−１■−１、好ましくはＩ Ｘ
１０−１２〜Ｉ Ｘ １０−’Ω−１０１１−１、とく
に好ましくは８ Ｘ １０−” 〜５ Ｘ １０−９Ω
−１ｄｌ−１、膜厚が１０人〜２００人、好ましくは３
０人〜１５０人となるように形成するとよい。
ー １０〜５０Ｗ 電極間距離 １０〜５０ａｍ 照 度 １００〜１０００ Ｑ ｘ前記により製
膜される光導電性薄膜は、光導電率が、５ Ｘ １０−
１１〜２Ｘ１０−”Ω−１■−１、好ましくはＩ Ｘ
１０−１２〜Ｉ Ｘ １０−’Ω−１０１１−１、とく
に好ましくは８ Ｘ １０−” 〜５ Ｘ １０−９Ω
−１ｄｌ−１、膜厚が１０人〜２００人、好ましくは３
０人〜１５０人となるように形成するとよい。
絶縁性薄膜は、従来の保護用絶縁膜、例えば５ｉＯＮ膜
あるいはＳｉＮ膜等であることができ、これらは、光導
電性薄膜形成後、プラズマＣＶＤ法により形成すること
ができる。前記、光導電性薄膜形成後、該膜を一度空気
中にさらすと。
あるいはＳｉＮ膜等であることができ、これらは、光導
電性薄膜形成後、プラズマＣＶＤ法により形成すること
ができる。前記、光導電性薄膜形成後、該膜を一度空気
中にさらすと。
酸化や吸着の影響で目的の効果が得られなくなるので絶
縁性薄膜の形成は光導電性薄膜形成後、直ちに行なうこ
とが好ましい。絶縁性薄膜の膜厚は通常約１μｍ、好ま
しくは０．１〜２．０μｍとくに好ましくは０．２〜１
．５μｍである。
縁性薄膜の形成は光導電性薄膜形成後、直ちに行なうこ
とが好ましい。絶縁性薄膜の膜厚は通常約１μｍ、好ま
しくは０．１〜２．０μｍとくに好ましくは０．２〜１
．５μｍである。
本発明の実施例を図面を参照しながら説明する。
第１図は、本発明の半導体装置の一具体例を示す断面図
である。
である。
石英ガラスなどの絶縁基板１上には、多結晶シリコンか
ら成る活性層２が、処理温度は６３０℃、膜厚は約３０
０人で形成されている。次にゲート絶縁膜３は多結晶シ
リコンの熱酸化により作成される。熱酸化温度は１０７
０℃、雰囲気は、０□／ＨＣＱ混合、膜厚は９００人で
ある。ゲート電極４は多結晶シリコンから成り、温度は
６３０°Ｃ１膜厚は約３０００人である。活性層２の両
端部はイオン注入法により、ソース部、ドレイン部を形
成することによりＴＰＴ構造を形成する。
ら成る活性層２が、処理温度は６３０℃、膜厚は約３０
０人で形成されている。次にゲート絶縁膜３は多結晶シ
リコンの熱酸化により作成される。熱酸化温度は１０７
０℃、雰囲気は、０□／ＨＣＱ混合、膜厚は９００人で
ある。ゲート電極４は多結晶シリコンから成り、温度は
６３０°Ｃ１膜厚は約３０００人である。活性層２の両
端部はイオン注入法により、ソース部、ドレイン部を形
成することによりＴＰＴ構造を形成する。
層間絶縁膜５は５ｉｎ２膜であり、膜厚は３０００人、
温度は４３０℃で作成する。眉間絶縁膜５にコンタクト
ホールを形成後、電極配線６用として、ＡＱと真空蒸着
法により約１μｍを堆積する。
温度は４３０℃で作成する。眉間絶縁膜５にコンタクト
ホールを形成後、電極配線６用として、ＡＱと真空蒸着
法により約１μｍを堆積する。
配線パターン形成後、ａ−５ｉＯ：Ｈよりなる光導電性
薄膜７を約１００人形成する。作成法は平行平板方式の
プラズマＣＶＤ法であり、次の条件で製膜を行う。
薄膜７を約１００人形成する。作成法は平行平板方式の
プラズマＣＶＤ法であり、次の条件で製膜を行う。
■ＳｉＨ４ガス流量 １３ｓｅｃｍ
■Ｈ２ガス流量 ５０８ｃｃＩ１１
■ＣＯ２ガス流量 ６０ｓｅｃｍ
■Ｂ２Ｈ６／Ｈ２（２０００ｐｐｍ）ガス流量 ０．３
ｓｃｃｍ■圧力 ０．８Ｔｏｒｒ ■ＲＦパワー ３０Ｗ ■照度 ５００Ｉ２ｘ ■電極間距１ｉ ２５ ｒｍ この後ただちに保護用絶縁性薄膜８として５ｉＯＮ膜あ
るいはＳｉＮ膜をプラズマＣＶＤ法により、膜厚約１μ
ｍを形成する。
ｓｃｃｍ■圧力 ０．８Ｔｏｒｒ ■ＲＦパワー ３０Ｗ ■照度 ５００Ｉ２ｘ ■電極間距１ｉ ２５ ｒｍ この後ただちに保護用絶縁性薄膜８として５ｉＯＮ膜あ
るいはＳｉＮ膜をプラズマＣＶＤ法により、膜厚約１μ
ｍを形成する。
第２図は、ＴＰＴ特性の効果を示すものであり１点線は
本発明の光導電性薄膜を形成していない従来品のもので
あり、しきい値電圧の変動が見られるのに対し、光導電
性薄膜を形成した本発明品のものは、実線で示したよう
に、しきい値電圧の変動は見られなかった。
本発明の光導電性薄膜を形成していない従来品のもので
あり、しきい値電圧の変動が見られるのに対し、光導電
性薄膜を形成した本発明品のものは、実線で示したよう
に、しきい値電圧の変動は見られなかった。
本発明の薄膜トランジスタの上部に光導電性薄膜、絶縁
性薄膜を順次設けた半導体装置は、保護膜形成時の帯電
防止が有効となり、保護膜形成によるＴＰＴ特性の変動
を防ぐことができ、とくに、保護膜をプラズマＣＶＤで
形成してもＴＰＴ基板にダメージを与えることがなく１
歩留り向上が期待できる。
性薄膜を順次設けた半導体装置は、保護膜形成時の帯電
防止が有効となり、保護膜形成によるＴＰＴ特性の変動
を防ぐことができ、とくに、保護膜をプラズマＣＶＤで
形成してもＴＰＴ基板にダメージを与えることがなく１
歩留り向上が期待できる。
第１図は本発明半導体装置の一具体例を示す断面図、第
２図はＴＰＴ特性を示す図である。
２図はＴＰＴ特性を示す図である。
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に設けられた薄膜トランジスタの上部に
光導電性薄膜、絶縁性薄膜を順次設けたことを特徴とす
る半導体装置。 ２、光導電性薄膜の光導電率が、波長５５０ｎｍ、１０
０ｌｘで、５×１０＾−＾１＾１〜２×１０＾−＾１＾
０Ω＾−＾１ｃｍ＾−＾１であることを特徴とする請求
項１記載の半導体装置。 ３、光導電性薄膜の堆積時に薄膜表面に前記光を１００
ｌｘ以上の照度で照射することを特徴とする請求項１ま
たは２記載の半導体装置。 ４、光導電性薄膜の膜厚が１０Å以上２００Å以下であ
ることを特徴とする請求項１、２または３記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24347290A JPH04122073A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24347290A JPH04122073A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122073A true JPH04122073A (ja) | 1992-04-22 |
Family
ID=17104401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24347290A Pending JPH04122073A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634797A3 (en) * | 1993-07-13 | 1997-02-26 | Sony Corp | Thin film semiconductor device for active matrix panel and method of manufacturing the same. |
| US6150692A (en) * | 1993-07-13 | 2000-11-21 | Sony Corporation | Thin film semiconductor device for active matrix panel |
-
1990
- 1990-09-13 JP JP24347290A patent/JPH04122073A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634797A3 (en) * | 1993-07-13 | 1997-02-26 | Sony Corp | Thin film semiconductor device for active matrix panel and method of manufacturing the same. |
| US6150692A (en) * | 1993-07-13 | 2000-11-21 | Sony Corporation | Thin film semiconductor device for active matrix panel |
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