JPH0688973A - 透明導電膜およびそれを用いた半導体装置ならびにその作製方法 - Google Patents
透明導電膜およびそれを用いた半導体装置ならびにその作製方法Info
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- JPH0688973A JPH0688973A JP31550292A JP31550292A JPH0688973A JP H0688973 A JPH0688973 A JP H0688973A JP 31550292 A JP31550292 A JP 31550292A JP 31550292 A JP31550292 A JP 31550292A JP H0688973 A JPH0688973 A JP H0688973A
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- Y02E10/50—Photovoltaic [PV] energy
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- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Non-Insulated Conductors (AREA)
- Manufacturing Of Electric Cables (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 低抵抗かつ高透過率の透明導電膜およびそれ
を利用した半導体デバイス等を提供する。 【構成】 室温下にてスパッタ法を用い、ＩＴＯを成膜
した後に、水素雰囲気中にて２００〜４００℃の温度で
アニール処理を行う。
を利用した半導体デバイス等を提供する。 【構成】 室温下にてスパッタ法を用い、ＩＴＯを成膜
した後に、水素雰囲気中にて２００〜４００℃の温度で
アニール処理を行う。
Description
【０００１】
【発明の利用分野】本発明は、透明導電膜であるＩＴＯ
およびそれを用いたイメージセンサー、太陽電池、液晶
ディスプレイ等のデバイスとその作製方法に関する。本
発明はＩＴＯの低抵抗化を目的とするものであり、さら
に本発明はＩＴＯを透明導電膜として利用する半導体装
置、例えば、ＴＦＴ（薄膜トランジスタ）とＩＴＯを組
み合わせた装置を作製する際の工程の簡略化を実現する
ものである。
およびそれを用いたイメージセンサー、太陽電池、液晶
ディスプレイ等のデバイスとその作製方法に関する。本
発明はＩＴＯの低抵抗化を目的とするものであり、さら
に本発明はＩＴＯを透明導電膜として利用する半導体装
置、例えば、ＴＦＴ（薄膜トランジスタ）とＩＴＯを組
み合わせた装置を作製する際の工程の簡略化を実現する
ものである。
【０００２】
【従来の技術およびその問題点】ＩＴＯ（Indium Tin O
xide）は、その透明性，電気伝導性から太陽電池，液晶
ディスプレイ，イメージセンサー等、広い分野で用いら
れている。特にこれらの分野では高透過率，低抵抗が要
求されることが多く、ＩＴＯの作製方法としてはスパッ
タ法、蒸着法（電子ビーム蒸着法を含む）、ＣＶＤ法
（特にプラズマＣＶＤ法）、スプレー法等の多くの作製
方法が用いられている。この中でも特にスパッタ法は薄
膜の密着性、低抵抗性、透過率に優れ、最も一般的に用
いられている。スパッタ法には、印加電力に直流を用い
るＤＣスパッタ法と高周波を用いるＲＦスパッタ法があ
るが、ＤＣスパッタ法の方が量産性に優れている。ＩＴ
Ｏ膜は多くの用途で低抵抗が望ましいが、従来は、低抵
抗膜を得るために基板を加熱した状態での成膜や、室温
で成膜した後に酸素雰囲気中或いは大気中にてアニール
することがよく行なわれていた。
xide）は、その透明性，電気伝導性から太陽電池，液晶
ディスプレイ，イメージセンサー等、広い分野で用いら
れている。特にこれらの分野では高透過率，低抵抗が要
求されることが多く、ＩＴＯの作製方法としてはスパッ
タ法、蒸着法（電子ビーム蒸着法を含む）、ＣＶＤ法
（特にプラズマＣＶＤ法）、スプレー法等の多くの作製
方法が用いられている。この中でも特にスパッタ法は薄
膜の密着性、低抵抗性、透過率に優れ、最も一般的に用
いられている。スパッタ法には、印加電力に直流を用い
るＤＣスパッタ法と高周波を用いるＲＦスパッタ法があ
るが、ＤＣスパッタ法の方が量産性に優れている。ＩＴ
Ｏ膜は多くの用途で低抵抗が望ましいが、従来は、低抵
抗膜を得るために基板を加熱した状態での成膜や、室温
で成膜した後に酸素雰囲気中或いは大気中にてアニール
することがよく行なわれていた。
【０００３】しかしながら、基板を加熱した状態で成膜
を行なう場合においては以下のような問題点がある。ま
ず第１に、加熱時間と冷却時間の問題がある。現在では
量産性を上げるため、タクトタイムを短くする方向に進
んでいるのに対し、この方法では成膜する時の加熱と成
膜した後の冷却に時間がかかりすぎ、実用的でない。第
２に大量生産が進む現在では、スパッタ装置も大型化し
ているが、大型になればなるほど加熱された基板の温度
分布を均一に行なうことが困難になる。基板が均一に加
熱されない場合、抵抗値のムラや膜厚のムラが生じ、デ
バイスに用いることがむずかしい。
を行なう場合においては以下のような問題点がある。ま
ず第１に、加熱時間と冷却時間の問題がある。現在では
量産性を上げるため、タクトタイムを短くする方向に進
んでいるのに対し、この方法では成膜する時の加熱と成
膜した後の冷却に時間がかかりすぎ、実用的でない。第
２に大量生産が進む現在では、スパッタ装置も大型化し
ているが、大型になればなるほど加熱された基板の温度
分布を均一に行なうことが困難になる。基板が均一に加
熱されない場合、抵抗値のムラや膜厚のムラが生じ、デ
バイスに用いることがむずかしい。
【０００４】よって、通常は成膜時に基板を加熱する方
法はおこなわれず、もっぱら室温にて成膜後、大気中あ
るいは酸素雰囲気中でアニールを行なうことによって低
抵抗のＩＴＯ膜をえることがおこなわれてきた。
法はおこなわれず、もっぱら室温にて成膜後、大気中あ
るいは酸素雰囲気中でアニールを行なうことによって低
抵抗のＩＴＯ膜をえることがおこなわれてきた。
【０００５】ところで、近年特に盛んになっているＴＦ
Ｔアクティブマトリクス型液晶ディスプレイや密着型イ
メージセンサーにＴＦＴ（薄膜トランジスタ）を用いた
ものがあるが、その作製方法としては、絶縁基板上にＴ
ＦＴ素子を作製した後、画素電極としてＩＴＯを作製す
る。この時ＴＦＴのドレイン（ソース）とＩＴＯが接続
される。一般に、使用されるＴＦＴの半導体には欠陥が
多く、電気特性は良好なものではないので、ＴＦＴを作
製した後、水素雰囲気中でアニール処理を行い、それに
よって半導体のチャネル部のダングリングボンドを減少
せしめることがよく行なわれるが、ＩＴＯの画素電極を
その後で形成すると、ＴＦＴ作製→水素アニール→室温
ＩＴＯ作製→大気（酸素）中アニールという工程を必要
としていた。
Ｔアクティブマトリクス型液晶ディスプレイや密着型イ
メージセンサーにＴＦＴ（薄膜トランジスタ）を用いた
ものがあるが、その作製方法としては、絶縁基板上にＴ
ＦＴ素子を作製した後、画素電極としてＩＴＯを作製す
る。この時ＴＦＴのドレイン（ソース）とＩＴＯが接続
される。一般に、使用されるＴＦＴの半導体には欠陥が
多く、電気特性は良好なものではないので、ＴＦＴを作
製した後、水素雰囲気中でアニール処理を行い、それに
よって半導体のチャネル部のダングリングボンドを減少
せしめることがよく行なわれるが、ＩＴＯの画素電極を
その後で形成すると、ＴＦＴ作製→水素アニール→室温
ＩＴＯ作製→大気（酸素）中アニールという工程を必要
としていた。
【０００６】しかし、ＴＦＴ液晶ディスプレイ等におい
て、前述のようにＴＦＴ素子を作製した後に水素アニー
ルを行い、さらに室温にてＩＴＯを作製し、そのあとに
大気（酸素雰囲気）中でアニールを行なうとするとアニ
ールを２回行わなければならず、加えて大気（酸素雰囲
気）中アニールによって、ＴＦＴ素子の性能がダウン
し、モビリティーの低下や応答の急峻性の低下等の問題
が生じることもあった。
て、前述のようにＴＦＴ素子を作製した後に水素アニー
ルを行い、さらに室温にてＩＴＯを作製し、そのあとに
大気（酸素雰囲気）中でアニールを行なうとするとアニ
ールを２回行わなければならず、加えて大気（酸素雰囲
気）中アニールによって、ＴＦＴ素子の性能がダウン
し、モビリティーの低下や応答の急峻性の低下等の問題
が生じることもあった。
【０００７】
【発明の構成】上記問題点を解決するため本発明は、絶
縁基板上に、基板を意図的に加熱することなく、具体的
には０〜１００℃の温度にてスパッタ法を用いてＩＴＯ
薄膜を作製した後に、水素雰囲気（濃度９５％以上）中
で２００〜４００℃、好ましくは２３０〜３８０℃でア
ニールすることを特徴とする透明導電膜の作製方法であ
り、さらに室温下にてＩＴＯ薄膜を作製した後、水素雰
囲気中でアニールする前にＩＴＯ薄膜のパターニングを
行うことを特徴とする透明導電膜の作製方法である。ま
た、上記のアニール工程においてはアニールの時間を
０．５〜３０時間、このましくは１〜５時間とする。も
ちろん、アニール時間は得られるＩＴＯ膜の特性と量産
性、コスト等の兼ね合いで選択される。
縁基板上に、基板を意図的に加熱することなく、具体的
には０〜１００℃の温度にてスパッタ法を用いてＩＴＯ
薄膜を作製した後に、水素雰囲気（濃度９５％以上）中
で２００〜４００℃、好ましくは２３０〜３８０℃でア
ニールすることを特徴とする透明導電膜の作製方法であ
り、さらに室温下にてＩＴＯ薄膜を作製した後、水素雰
囲気中でアニールする前にＩＴＯ薄膜のパターニングを
行うことを特徴とする透明導電膜の作製方法である。ま
た、上記のアニール工程においてはアニールの時間を
０．５〜３０時間、このましくは１〜５時間とする。も
ちろん、アニール時間は得られるＩＴＯ膜の特性と量産
性、コスト等の兼ね合いで選択される。
【０００８】また、液晶電気光学装置、密着型イメージ
センサー等でＴＦＴ（薄膜トランジスタ）を基板上に作
製した場合には、絶縁基板上にＴＦＴを形成した後にＩ
ＴＯ薄膜を作製し、その後、前記ＴＦＴと前記ＩＴＯ薄
膜を水素雰囲気中に浸すことを特徴とする透明導電膜の
作製方法であって、特にＴＦＴを基板上に設ける場合に
は、ＩＴＯ薄膜を作製する工程と、ＴＦＴとＩＴＯ薄膜
を水素雰囲気中に浸す工程との間に前記ＩＴＯ薄膜をパ
ターニングする工程を有することを特徴とする透明導電
膜の作製方法を提案する。この場合においても、ＴＦＴ
とＩＴＯ薄膜を水素雰囲気中に浸す際の温度が２００〜
４００℃、好ましくは２３０〜３８０℃の場合、特に優
れた効果を得られることを主張するものである。
センサー等でＴＦＴ（薄膜トランジスタ）を基板上に作
製した場合には、絶縁基板上にＴＦＴを形成した後にＩ
ＴＯ薄膜を作製し、その後、前記ＴＦＴと前記ＩＴＯ薄
膜を水素雰囲気中に浸すことを特徴とする透明導電膜の
作製方法であって、特にＴＦＴを基板上に設ける場合に
は、ＩＴＯ薄膜を作製する工程と、ＴＦＴとＩＴＯ薄膜
を水素雰囲気中に浸す工程との間に前記ＩＴＯ薄膜をパ
ターニングする工程を有することを特徴とする透明導電
膜の作製方法を提案する。この場合においても、ＴＦＴ
とＩＴＯ薄膜を水素雰囲気中に浸す際の温度が２００〜
４００℃、好ましくは２３０〜３８０℃の場合、特に優
れた効果を得られることを主張するものである。
【０００９】特に本発明では、ＴＦＴとしては、半導体
領域上にゲイト電極が形成されたトップゲート型ＴＦＴ
を用いた場合に著しい特色を引き出すことができる。ト
ップゲート型ＴＦＴにおいては、ＴＦＴを形成した後に
層間絶縁物を形成し、その後、透明導電膜を選択的に形
成することがおこなわれる。従来は、層間絶縁物を形成
した後、ＴＦＴと透明導電膜を接続する金属電極・配線
を形成し、その後、透明導電膜を形成していた。これに
対し、本発明がより特色を発揮する構成は、層間絶縁物
を形成した後、透明導電膜を選択的に形成し、その後、
金属電極・配線を形成する工程であり、また、そのよう
な工程を経て作製された半導体装置である。特に、この
場合には該電極・配線の上面をアルミニウムを主体とす
る材料によって構成し、ＩＴＯ膜に接する下面にはクロ
ムや窒化チタン等のＩＴＯと良好なコンタクトの得られ
る材料によって形成することが望まれる。
領域上にゲイト電極が形成されたトップゲート型ＴＦＴ
を用いた場合に著しい特色を引き出すことができる。ト
ップゲート型ＴＦＴにおいては、ＴＦＴを形成した後に
層間絶縁物を形成し、その後、透明導電膜を選択的に形
成することがおこなわれる。従来は、層間絶縁物を形成
した後、ＴＦＴと透明導電膜を接続する金属電極・配線
を形成し、その後、透明導電膜を形成していた。これに
対し、本発明がより特色を発揮する構成は、層間絶縁物
を形成した後、透明導電膜を選択的に形成し、その後、
金属電極・配線を形成する工程であり、また、そのよう
な工程を経て作製された半導体装置である。特に、この
場合には該電極・配線の上面をアルミニウムを主体とす
る材料によって構成し、ＩＴＯ膜に接する下面にはクロ
ムや窒化チタン等のＩＴＯと良好なコンタクトの得られ
る材料によって形成することが望まれる。
【００１０】このような構成において、上記のごとき、
水素アニールをおこなうと、外気に接したアルミニウム
の水素ガスに対する触媒作用によって、２５０〜３５０
℃の低温でも水素を活性化せしめることができ、よっ
て、以下の『作用』において詳述する本発明の水素アニ
ールの効果を著しく促進させる。結果として、低抵抗で
透明なＩＴＯ膜が得られる。４００℃以下で同じような
効果をアルミニウムを用いずに得るには水素プラズマを
使用すればよいのであるが、そのためにはプラズマ処理
装置を使用せねばならず、装置のコストのみならず、処
理能力で著しい制約を受ける。また、ＩＴＯ被膜のみな
らず、ＴＦＴ等の素子に対してもプラズマダメージが大
きいので望ましくない。
水素アニールをおこなうと、外気に接したアルミニウム
の水素ガスに対する触媒作用によって、２５０〜３５０
℃の低温でも水素を活性化せしめることができ、よっ
て、以下の『作用』において詳述する本発明の水素アニ
ールの効果を著しく促進させる。結果として、低抵抗で
透明なＩＴＯ膜が得られる。４００℃以下で同じような
効果をアルミニウムを用いずに得るには水素プラズマを
使用すればよいのであるが、そのためにはプラズマ処理
装置を使用せねばならず、装置のコストのみならず、処
理能力で著しい制約を受ける。また、ＩＴＯ被膜のみな
らず、ＴＦＴ等の素子に対してもプラズマダメージが大
きいので望ましくない。
【００１１】また、従来のような、層間絶縁物を形成し
た後、金属電極・配線を形成した後、ＩＴＯ膜を形成す
る場合においては、金属電極・配線の材料としては少な
くともＩＴＯ膜に接する部分（該電極・配線の上面）に
は、アルミニウムを使用できず、また、アルミニウムが
外気に接していないので効果は小さくなる。しかしなが
ら、全くアルミニウムを使用しない方法に比べれば十分
な効果が得られる。同様に、該金属電極・配線に全くア
ルミニウムを用いずとも、ゲイト電極にアルミニウムを
用いればそれだけで大きな効果が得られる。
た後、金属電極・配線を形成した後、ＩＴＯ膜を形成す
る場合においては、金属電極・配線の材料としては少な
くともＩＴＯ膜に接する部分（該電極・配線の上面）に
は、アルミニウムを使用できず、また、アルミニウムが
外気に接していないので効果は小さくなる。しかしなが
ら、全くアルミニウムを使用しない方法に比べれば十分
な効果が得られる。同様に、該金属電極・配線に全くア
ルミニウムを用いずとも、ゲイト電極にアルミニウムを
用いればそれだけで大きな効果が得られる。
【００１２】
【作用】本発明による作用について説明する。基板温度
を０〜１００℃としてＤＣもしくはＲＦスパッタ法にて
ＩＴＯを成膜した後のアニール処理の結果を図１のグラ
フに示す。図の横軸はアニール温度，縦軸は膜の比抵抗
である。そして、アニール時間は６０分とした。図から
わかるように、アニール温度が約２００℃を越えると水
素（Ｈ2 ）雰囲気でのアニールの方が窒素（Ｎ2 ）雰囲
気でのアニールよりも比抵抗の値が小さくなっているこ
とがわかる。さらにＮ2 雰囲気では成膜時の比抵抗より
アニール後のそれのほうが大きくなっているのに対し、
Ｈ2 雰囲気ではアニール後のほうが低い値となってい
る。
を０〜１００℃としてＤＣもしくはＲＦスパッタ法にて
ＩＴＯを成膜した後のアニール処理の結果を図１のグラ
フに示す。図の横軸はアニール温度，縦軸は膜の比抵抗
である。そして、アニール時間は６０分とした。図から
わかるように、アニール温度が約２００℃を越えると水
素（Ｈ2 ）雰囲気でのアニールの方が窒素（Ｎ2 ）雰囲
気でのアニールよりも比抵抗の値が小さくなっているこ
とがわかる。さらにＮ2 雰囲気では成膜時の比抵抗より
アニール後のそれのほうが大きくなっているのに対し、
Ｈ2 雰囲気ではアニール後のほうが低い値となってい
る。
【００１３】さらに図２においてアニール温度と光透過
率の関係について説明する。この場合においてもアニー
ル時間は６０分である。
率の関係について説明する。この場合においてもアニー
ル時間は６０分である。
【００１４】図２（１）に示すように１５０℃アニール
ではＮ2 雰囲気中，Ｈ2 雰囲気中ともに透過率の改善が
得られていないのに対し、図２（２），（３）に示すよ
うに３００℃，４００℃では特に短波長側ではアニール
により光透過率が改善され、大きい値が得られており、
特にＨ2 アニールでは効果が著しいことがわかる。
ではＮ2 雰囲気中，Ｈ2 雰囲気中ともに透過率の改善が
得られていないのに対し、図２（２），（３）に示すよ
うに３００℃，４００℃では特に短波長側ではアニール
により光透過率が改善され、大きい値が得られており、
特にＨ2 アニールでは効果が著しいことがわかる。
【００１５】また、図３には、アニール温度とエッチン
グレートについて示す。図からわかるようにアニール温
度が約２００℃を越えるとＨ2 ，Ｎ2 どちらの雰囲気中
でのアニール処理もエッチングレートが大幅に低下す
る。このため、ＩＴＯのパターニング処理はアニール処
理（２００℃以上）の前に行なうことが望ましいことが
わかる。
グレートについて示す。図からわかるようにアニール温
度が約２００℃を越えるとＨ2 ，Ｎ2 どちらの雰囲気中
でのアニール処理もエッチングレートが大幅に低下す
る。このため、ＩＴＯのパターニング処理はアニール処
理（２００℃以上）の前に行なうことが望ましいことが
わかる。
【００１６】図４では、Ｈ2 雰囲気中でのアニール時間
を変えた場合の透過率について示す。図からわかるよう
に１時間程度のアニールで十分効果が得られており、そ
れ以上のアニールを行なってもそれ以上の効果は得られ
ない。つまりアニール時間は１時間程度で十分であると
いうことがわかる。
を変えた場合の透過率について示す。図からわかるよう
に１時間程度のアニールで十分効果が得られており、そ
れ以上のアニールを行なってもそれ以上の効果は得られ
ない。つまりアニール時間は１時間程度で十分であると
いうことがわかる。
【００１７】透過率とＨ2 雰囲気中でのアニール時間の
関係を図５に示す。図５（１）の、１５０℃アニールで
は長波長側，短波長側ともにアニールによる改善がな
く、図５（２）の３００℃アニールでは長波長側，短波
長側ともにアニールによる改善が見られる。アニール時
間も約３０分で効果が得られており、この場合にも１時
間程度のアニールで十分であると思われる。
関係を図５に示す。図５（１）の、１５０℃アニールで
は長波長側，短波長側ともにアニールによる改善がな
く、図５（２）の３００℃アニールでは長波長側，短波
長側ともにアニールによる改善が見られる。アニール時
間も約３０分で効果が得られており、この場合にも１時
間程度のアニールで十分であると思われる。
【００１８】ところで、本発明は以上述べてきたことの
他にもさらなる応用を有しているのでその点について説
明する。本発明ではＴＦＴ素子を作製した後にＩＴＯを
作製する場合、ＴＦＴ素子作製→ＩＴＯ作製→水素アニ
ールとすることができ、従来の酸素（大気）中でのアニ
ール工程を削除することができる。以下に実施例を用い
て本発明をさらに詳しく説明する。
他にもさらなる応用を有しているのでその点について説
明する。本発明ではＴＦＴ素子を作製した後にＩＴＯを
作製する場合、ＴＦＴ素子作製→ＩＴＯ作製→水素アニ
ールとすることができ、従来の酸素（大気）中でのアニ
ール工程を削除することができる。以下に実施例を用い
て本発明をさらに詳しく説明する。
【００１９】
〔実施例１〕本実施例では、単純マトリックス液晶ディ
スプレイ（ＳＴＮ）を作製する場合のＩＴＯ作製につい
ての例を示す。
スプレイ（ＳＴＮ）を作製する場合のＩＴＯ作製につい
ての例を示す。
【００２０】研磨された３００×２００サイズのソーダ
ライムガラス上にナトリウムブロッキング層としてＣＶ
Ｄ法にてSiO2膜を２００オングストロームの厚さに成膜
した。そして、ＤＣマグネトロンスパッタ法にてＩＴＯ
膜を作製した。この時の条件は、背圧７×１０-6Ｔｏｒ
ｒ，酸素分圧５×１０-5，スパッタ圧５×１０-3，スパ
ッタ電流１．５Ａである。作製された膜の膜厚は１５０
０オングストローム、シート抵抗は４５オーム，比抵抗
は６．８×１０-4オーム・センチメートルであった。こ
れを市販のエッチャントを用いてパターニングを行な
い、６４０本の電極パターンを得た（ＳＥＧ側）。また
４８０本の電極パターンを得た（ＣＯＭ側）。この後、
水素雰囲気中でアニールを行った。この時の条件は、ア
ニール温度３００℃，アニール時間６０分である。この
結果比抵抗が３．０×１０-4，シート抵抗が２０オーム
となった。こうして得た基板を洗浄後、配向膜としてポ
リイミドを印刷法により塗布し、５００オングストロー
ムのポリイミド薄膜を得た。
ライムガラス上にナトリウムブロッキング層としてＣＶ
Ｄ法にてSiO2膜を２００オングストロームの厚さに成膜
した。そして、ＤＣマグネトロンスパッタ法にてＩＴＯ
膜を作製した。この時の条件は、背圧７×１０-6Ｔｏｒ
ｒ，酸素分圧５×１０-5，スパッタ圧５×１０-3，スパ
ッタ電流１．５Ａである。作製された膜の膜厚は１５０
０オングストローム、シート抵抗は４５オーム，比抵抗
は６．８×１０-4オーム・センチメートルであった。こ
れを市販のエッチャントを用いてパターニングを行な
い、６４０本の電極パターンを得た（ＳＥＧ側）。また
４８０本の電極パターンを得た（ＣＯＭ側）。この後、
水素雰囲気中でアニールを行った。この時の条件は、ア
ニール温度３００℃，アニール時間６０分である。この
結果比抵抗が３．０×１０-4，シート抵抗が２０オーム
となった。こうして得た基板を洗浄後、配向膜としてポ
リイミドを印刷法により塗布し、５００オングストロー
ムのポリイミド薄膜を得た。
【００２１】そして、ポリイミド薄膜の表面を綿布を用
いてラビングを行ない、ＣＯＭ側基板上に６ミクロンの
樹脂スペーサーを散布し、ＳＥＧ側基板上にエポキシ系
熱硬化接着材をスクリーン印刷によって印刷し、両者を
貼り合わせた。そして液晶を注入した。さらに偏光板を
貼り、回路を接続し、液晶ディスプレイを得た。本実施
例のようにＩＴＯ膜を室温にて成膜することによってタ
クトタイムを短くすることができ、量産性を高めること
ができる。さらに室温成膜のため、エッチング時間も短
くなり、そのうえ後の水素アニールによってシート抵抗
を小さくすることができた。このことは、印加する信号
のなまりをふせぐために非常に重要なことである。
いてラビングを行ない、ＣＯＭ側基板上に６ミクロンの
樹脂スペーサーを散布し、ＳＥＧ側基板上にエポキシ系
熱硬化接着材をスクリーン印刷によって印刷し、両者を
貼り合わせた。そして液晶を注入した。さらに偏光板を
貼り、回路を接続し、液晶ディスプレイを得た。本実施
例のようにＩＴＯ膜を室温にて成膜することによってタ
クトタイムを短くすることができ、量産性を高めること
ができる。さらに室温成膜のため、エッチング時間も短
くなり、そのうえ後の水素アニールによってシート抵抗
を小さくすることができた。このことは、印加する信号
のなまりをふせぐために非常に重要なことである。
【００２２】〔実施例２〕本実施例では、本発明のＩＴ
Ｏ膜の作製方法のうちで、さらに成膜時の酸素分圧，ス
パッタ圧，スパッタ電流について言及しておく。図６に
酸素分圧（スパッタ圧に対する比で表す）によるアニー
ル温度と比抵抗との関係を示す。なお、アニール時間は
６０分，水素雰囲気，スパッタ圧は３×１０-3Ｔｏｒ
ｒ，スパッタ電流は１．５Ａである。
Ｏ膜の作製方法のうちで、さらに成膜時の酸素分圧，ス
パッタ圧，スパッタ電流について言及しておく。図６に
酸素分圧（スパッタ圧に対する比で表す）によるアニー
ル温度と比抵抗との関係を示す。なお、アニール時間は
６０分，水素雰囲気，スパッタ圧は３×１０-3Ｔｏｒ
ｒ，スパッタ電流は１．５Ａである。
【００２３】図からわかるように，酸素分圧がかわるこ
とによって膜のアニール前の抵抗は大きくばらついてい
るが、２００℃を超え、４００℃までの温度でアニール
することによって膜の抵抗値のばらつきが小さくなって
いくことがわかる。これより、本発明を用いることによ
って、ＩＴＯ膜作製プロセスにおいて、非常にマージン
が広くなると言える。
とによって膜のアニール前の抵抗は大きくばらついてい
るが、２００℃を超え、４００℃までの温度でアニール
することによって膜の抵抗値のばらつきが小さくなって
いくことがわかる。これより、本発明を用いることによ
って、ＩＴＯ膜作製プロセスにおいて、非常にマージン
が広くなると言える。
【００２４】さらに図７にスパッタ圧によるアニール温
度と比抵抗との関係を示す。なお、アニール時間は６０
分，水素雰囲気，酸素分圧は３％，スパッタ電流は１．
５Ａである。図からわかるように、スパッタ圧がかわる
ことによって膜のアニール前の抵抗は大きくばらついて
いるが、２００℃を超え、４００℃までの温度でアニー
ルすることによってスパッタ圧が３〜６×１０-3Ｔｏｒ
ｒで成膜した膜の抵抗値が低く、かつばらつきも小さく
なっていることがわかる。
度と比抵抗との関係を示す。なお、アニール時間は６０
分，水素雰囲気，酸素分圧は３％，スパッタ電流は１．
５Ａである。図からわかるように、スパッタ圧がかわる
ことによって膜のアニール前の抵抗は大きくばらついて
いるが、２００℃を超え、４００℃までの温度でアニー
ルすることによってスパッタ圧が３〜６×１０-3Ｔｏｒ
ｒで成膜した膜の抵抗値が低く、かつばらつきも小さく
なっていることがわかる。
【００２５】また図８にはスパッタ電流によるアニール
温度と比抵抗との関係を示す。なお、アニール時間は６
０分，水素雰囲気，酸素分圧は３％，スパッタ圧は３×
１０-3Ｔｏｒｒである。
温度と比抵抗との関係を示す。なお、アニール時間は６
０分，水素雰囲気，酸素分圧は３％，スパッタ圧は３×
１０-3Ｔｏｒｒである。
【００２６】図からわかるように、２００℃を超える温
度でアニールを行うことによって、抵抗値が小さくなっ
ており、さらにスパッタ電流への依存性も小さくなって
いることがわかる。従って、スパッタ電流の点において
も本発明の水素アニールはプロセスマージンを広くする
ものとして期待できる。
度でアニールを行うことによって、抵抗値が小さくなっ
ており、さらにスパッタ電流への依存性も小さくなって
いることがわかる。従って、スパッタ電流の点において
も本発明の水素アニールはプロセスマージンを広くする
ものとして期待できる。
【００２７】〔実施例３〕本実施例の詳細な条件は、特
願平４−３０２２０号とほとんど同じであるので、特別
には詳述しない。まず、基板として合成石英ガラスを使
用し、プラズマＣＶＤ法もしくは減圧ＣＶＤ法で下地の
酸化珪素皮膜を厚さ１００〜８００ｎｍだけ、スパッタ
法によって形成した。その上にアモルファスシリコン被
膜をプラズマＣＶＤ法によって２０〜１００ｎｍだけ形
成し、６００℃で１２〜７２時間、窒素雰囲気中でアニ
ールし、結晶化させた。さらに、これをパターニングし
て、島状の半導体領域（ＮチャネルＴＦＴ用とＰチャネ
ルＴＦＴ用）とを形成した。さらに、スパッタ法によっ
て、ゲイト酸化膜を厚さ５０〜２００ｎｍだけ堆積し
た。
願平４−３０２２０号とほとんど同じであるので、特別
には詳述しない。まず、基板として合成石英ガラスを使
用し、プラズマＣＶＤ法もしくは減圧ＣＶＤ法で下地の
酸化珪素皮膜を厚さ１００〜８００ｎｍだけ、スパッタ
法によって形成した。その上にアモルファスシリコン被
膜をプラズマＣＶＤ法によって２０〜１００ｎｍだけ形
成し、６００℃で１２〜７２時間、窒素雰囲気中でアニ
ールし、結晶化させた。さらに、これをパターニングし
て、島状の半導体領域（ＮチャネルＴＦＴ用とＰチャネ
ルＴＦＴ用）とを形成した。さらに、スパッタ法によっ
て、ゲイト酸化膜を厚さ５０〜２００ｎｍだけ堆積し
た。
【００２８】次に、スパッタリング法もしくは電子ビー
ム蒸着法によってアルミニウム被膜を形成して、これを
パターニングし、ゲイト電極・配線を形成した。このよ
うにしてＴＦＴの外形を整えた。さらに、電解溶液中で
ゲイト電極・配線に電流を通じ、陽極酸化法によって、
酸化アルミニウム膜を形成した。陽極酸化の条件として
は、本発明人等の発明である特願平４−３０２２０号に
記述された方法を採用した。
ム蒸着法によってアルミニウム被膜を形成して、これを
パターニングし、ゲイト電極・配線を形成した。このよ
うにしてＴＦＴの外形を整えた。さらに、電解溶液中で
ゲイト電極・配線に電流を通じ、陽極酸化法によって、
酸化アルミニウム膜を形成した。陽極酸化の条件として
は、本発明人等の発明である特願平４−３０２２０号に
記述された方法を採用した。
【００２９】次に、ゲイト酸化膜に電極形成用の穴を形
成し、クロムによって配線を形成した。そして、電流を
通じた。このときには電位差は３０〜１００Ｖ、好まし
くは３５〜５０Ｖとした。このような状況では電流の自
己発熱とエレクトロマイグレーション効果によって、半
導体領域がアニールされる。さらに、ゲイト電極には負
の電圧を印加した。ゲイト電極には−３０〜−１００
Ｖ、好ましくは−３５〜−５０Ｖの電圧を印加した。こ
の状態を１時間継続した。さらに、ゲイト電極に負の電
圧を印加しているあいだに、基板の裏面から波長３００
〜３５０ｎｍの紫外光（パワー密度は、例えば、１００
〜３００ｍＷ／ｃｍ2 ）を照射した。
成し、クロムによって配線を形成した。そして、電流を
通じた。このときには電位差は３０〜１００Ｖ、好まし
くは３５〜５０Ｖとした。このような状況では電流の自
己発熱とエレクトロマイグレーション効果によって、半
導体領域がアニールされる。さらに、ゲイト電極には負
の電圧を印加した。ゲイト電極には−３０〜−１００
Ｖ、好ましくは−３５〜−５０Ｖの電圧を印加した。こ
の状態を１時間継続した。さらに、ゲイト電極に負の電
圧を印加しているあいだに、基板の裏面から波長３００
〜３５０ｎｍの紫外光（パワー密度は、例えば、１００
〜３００ｍＷ／ｃｍ2 ）を照射した。
【００３０】例えば、半導体領域中にナトリウム等の可
動イオンがあったとしても、このような電圧の印加によ
って掃き出されてしまう。また、このような電界の存在
によって、自由な水素イオンが半導体領域の中を流さ
れ、半導体（シリコン）中のダングリングボンドにトラ
ップされて、そのダングリングボンドをターミネイトす
る。このような効果は、本発明人等の発明である特公平
３−１９６９４号に記述されている。しかしながら、そ
れには半導体内のバルクの欠陥を改善の可能性は示され
ているが、絶縁ゲイト型半導体素子（キャパシタを含
む）では重要とされるゲイト絶縁膜と半導体領域の界面
の改善については特に記述されていなかった。また、電
界の印加だけでは除去することが困難な欠陥について
は、上記の紫外線照射が有効である。
動イオンがあったとしても、このような電圧の印加によ
って掃き出されてしまう。また、このような電界の存在
によって、自由な水素イオンが半導体領域の中を流さ
れ、半導体（シリコン）中のダングリングボンドにトラ
ップされて、そのダングリングボンドをターミネイトす
る。このような効果は、本発明人等の発明である特公平
３−１９６９４号に記述されている。しかしながら、そ
れには半導体内のバルクの欠陥を改善の可能性は示され
ているが、絶縁ゲイト型半導体素子（キャパシタを含
む）では重要とされるゲイト絶縁膜と半導体領域の界面
の改善については特に記述されていなかった。また、電
界の印加だけでは除去することが困難な欠陥について
は、上記の紫外線照射が有効である。
【００３１】その後、イオン注入法によって、Ｎ型不純
物領域（ソース、ドレイン）とＰ型不純物領域をそれぞ
れ形成した。この工程は公知のＣＭＯＳ技術を使用し
た。その後、レーザーアニールをおこない、レーザーア
ニール後は、通常のように、酸化珪素のスパッタ成膜に
よって層間絶縁物を形成し、公知のフォトリソグラフィ
ー技術によって電極用孔を形成して、半導体領域あるい
はゲイト電極・配線の表面を露出させ、最後に、第２の
金属被膜（窒化チタンあるいはクロム）を選択的に形成
して、これを電極・配線とした。この後ＩＴＯ膜を作製
し、パターニングを行った後、２５０〜４００℃の水素
雰囲気で３０分〜３時間、本実施例では１時間アニール
をおこない、半導体領域に水素を添加し、格子欠陥（ダ
ングリングボンド等）を減らしとともに、ＩＴＯの抵抗
を低下させ、光透過率を向上させた。
物領域（ソース、ドレイン）とＰ型不純物領域をそれぞ
れ形成した。この工程は公知のＣＭＯＳ技術を使用し
た。その後、レーザーアニールをおこない、レーザーア
ニール後は、通常のように、酸化珪素のスパッタ成膜に
よって層間絶縁物を形成し、公知のフォトリソグラフィ
ー技術によって電極用孔を形成して、半導体領域あるい
はゲイト電極・配線の表面を露出させ、最後に、第２の
金属被膜（窒化チタンあるいはクロム）を選択的に形成
して、これを電極・配線とした。この後ＩＴＯ膜を作製
し、パターニングを行った後、２５０〜４００℃の水素
雰囲気で３０分〜３時間、本実施例では１時間アニール
をおこない、半導体領域に水素を添加し、格子欠陥（ダ
ングリングボンド等）を減らしとともに、ＩＴＯの抵抗
を低下させ、光透過率を向上させた。
【００３２】〔実施例４〕本発明によってアクティブマ
トリクスを形成した例を図９に示す。基板１としてはコ
ーニング７０５９ガラス基板（厚さ１．１ｍｍ、３００
×４００ｍｍ）を使用した。この基板上にプラズマＣＶ
Ｄ法で全面に厚さ５〜５０ｎｍ、好ましくは５〜２０ｎ
ｍの窒化珪素膜２を形成した。このように、基板を窒化
珪素または酸化アルミニウムの皮膜でコーティングして
これをブロッキング層とする技術は、特願平３−２３８
７１０、同３−２３８７１４に記述されている。
トリクスを形成した例を図９に示す。基板１としてはコ
ーニング７０５９ガラス基板（厚さ１．１ｍｍ、３００
×４００ｍｍ）を使用した。この基板上にプラズマＣＶ
Ｄ法で全面に厚さ５〜５０ｎｍ、好ましくは５〜２０ｎ
ｍの窒化珪素膜２を形成した。このように、基板を窒化
珪素または酸化アルミニウムの皮膜でコーティングして
これをブロッキング層とする技術は、特願平３−２３８
７１０、同３−２３８７１４に記述されている。
【００３３】ついで下地酸化膜３として厚さ１００〜３
００ｎｍの酸化珪素膜を形成した。この酸化膜の形成方
法としては、酸素雰囲気中でのスパッタ法やＴＥＯＳを
プラズマＣＶＤ法で分解・堆積した膜を４５０〜６５０
℃でアニールしてもよい。
００ｎｍの酸化珪素膜を形成した。この酸化膜の形成方
法としては、酸素雰囲気中でのスパッタ法やＴＥＯＳを
プラズマＣＶＤ法で分解・堆積した膜を４５０〜６５０
℃でアニールしてもよい。
【００３４】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファス状のシリコン膜４を３０〜１５０
ｎｍ、好ましくは５０〜１００ｎｍ堆積し、さらに、プ
ラズマＣＶＤ法によって、保護層５として、厚さ２０〜
１００ｎｍ、好ましくは５０〜７０ｎｍの酸化珪素また
は窒化珪素膜を形成した。そして、波長４００ｎｍ以下
のパルスレーザー光、例えばＫｒＦレーザー光（２４８
ｎｍ）を照射して、このシリコン膜４の結晶性を改善せ
しめた。このときにはレーザー光のエネルギー密度は２
００〜３５０ｍＪ／ｃｍ2 が好ましい。また、ショット
数も１〜２０回が好ましい。ここまでの工程を図９
（Ａ）に示す。このようなレーザー光による結晶性の改
善の代わりに、基板を６００℃で２４〜７２時間アニー
ルして結晶化せしめてもよい。
によってアモルファス状のシリコン膜４を３０〜１５０
ｎｍ、好ましくは５０〜１００ｎｍ堆積し、さらに、プ
ラズマＣＶＤ法によって、保護層５として、厚さ２０〜
１００ｎｍ、好ましくは５０〜７０ｎｍの酸化珪素また
は窒化珪素膜を形成した。そして、波長４００ｎｍ以下
のパルスレーザー光、例えばＫｒＦレーザー光（２４８
ｎｍ）を照射して、このシリコン膜４の結晶性を改善せ
しめた。このときにはレーザー光のエネルギー密度は２
００〜３５０ｍＪ／ｃｍ2 が好ましい。また、ショット
数も１〜２０回が好ましい。ここまでの工程を図９
（Ａ）に示す。このようなレーザー光による結晶性の改
善の代わりに、基板を６００℃で２４〜７２時間アニー
ルして結晶化せしめてもよい。
【００３５】次に、保護層を除去して、シリコン膜を島
状の領域６にパターニングし、さらに、ＴＥＯＳをプラ
ズマＣＶＤ法で分解・堆積した膜を４５０〜６５０℃で
アニールする方法や酸素雰囲気中でのスパッタ法によっ
て、ゲイト酸化膜７を形成した。特に前者の方法を採用
する場合には、本工程の温度によって、基板に歪みや縮
みが生じ、後のマスク合わせが困難となる恐れがあるの
で大面積基板を扱う場合には十分に注意しなければなら
ない。また、スパッタ法では基板温度は１５０℃以下に
できるが、膜中のダングリングボンド等を減らして、固
定電荷の影響を減らすために水素中で３００〜４５０
℃、好ましくは３５０〜４００℃のアニールをすること
が望ましい。
状の領域６にパターニングし、さらに、ＴＥＯＳをプラ
ズマＣＶＤ法で分解・堆積した膜を４５０〜６５０℃で
アニールする方法や酸素雰囲気中でのスパッタ法によっ
て、ゲイト酸化膜７を形成した。特に前者の方法を採用
する場合には、本工程の温度によって、基板に歪みや縮
みが生じ、後のマスク合わせが困難となる恐れがあるの
で大面積基板を扱う場合には十分に注意しなければなら
ない。また、スパッタ法では基板温度は１５０℃以下に
できるが、膜中のダングリングボンド等を減らして、固
定電荷の影響を減らすために水素中で３００〜４５０
℃、好ましくは３５０〜４００℃のアニールをすること
が望ましい。
【００３６】その後、厚さ２００ｎｍ〜５μｍのアルミ
ニウム膜を電子ビーム蒸着法によって形成して、これを
パターニングし、図９（Ｂ）に示すようにゲイト電極８
を形成した。さらに、基板を電解溶液に浸してゲイト電
極に電流を通じ、その周囲に陽極酸化物の層９を形成し
た。なお、この陽極酸化の詳細な条件は、本発明人等の
発明である特願平４−３０２２０、同４−３８６３７お
よび同４−５４３２２に示される。本実施例では陽極酸
化膜の厚さは２００〜２３０ｎｍとした。
ニウム膜を電子ビーム蒸着法によって形成して、これを
パターニングし、図９（Ｂ）に示すようにゲイト電極８
を形成した。さらに、基板を電解溶液に浸してゲイト電
極に電流を通じ、その周囲に陽極酸化物の層９を形成し
た。なお、この陽極酸化の詳細な条件は、本発明人等の
発明である特願平４−３０２２０、同４−３８６３７お
よび同４−５４３２２に示される。本実施例では陽極酸
化膜の厚さは２００〜２３０ｎｍとした。
【００３７】その後、イオンドーピング法によって、Ｔ
ＦＴの島状シリコン膜中に、ゲイト電極部（すなわちゲ
イト電極とその周囲の陽極酸化膜）をマスクとして自己
整合的に不純物を注入した。この際には、フォスフィン
（ＰＨ3 ）をドーピングガスとして燐を注入した。燐の
ドーズ量は２〜８×１０15ｃｍ-2とした。不純物領域を
Ｐ型とするためにはドーピングガスとしてジボラン（Ｂ
2 Ｈ6 ）を用いればよい。
ＦＴの島状シリコン膜中に、ゲイト電極部（すなわちゲ
イト電極とその周囲の陽極酸化膜）をマスクとして自己
整合的に不純物を注入した。この際には、フォスフィン
（ＰＨ3 ）をドーピングガスとして燐を注入した。燐の
ドーズ量は２〜８×１０15ｃｍ-2とした。不純物領域を
Ｐ型とするためにはドーピングガスとしてジボラン（Ｂ
2 Ｈ6 ）を用いればよい。
【００３８】その後、図９（Ｃ）に示すようにＫｒＦエ
キシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓ
ｅｃ）を照射して、上記不純物領域の導入によって、結
晶性の劣化した部分の結晶性を改善させた。レーザーの
エネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好まし
くは２５０〜３００ｍＪ／ｃｍ2 とした。この結果、Ｎ
型の領域１０、１１が形成された。この領域のシート抵
抗は２００〜８００Ω／□であった。
キシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓ
ｅｃ）を照射して、上記不純物領域の導入によって、結
晶性の劣化した部分の結晶性を改善させた。レーザーの
エネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好まし
くは２５０〜３００ｍＪ／ｃｍ2 とした。この結果、Ｎ
型の領域１０、１１が形成された。この領域のシート抵
抗は２００〜８００Ω／□であった。
【００３９】その後、図９（Ｄ）に示すように、酸化珪
素によって層間絶縁物１２を形成し、さらに、画素電極
１３をＩＴＯによって形成した。ＩＴＯの成膜はＤＣス
パッタ法を用い、基板を加熱しない状態でおこなった。
プラズマによる加熱のために基板温度は５０〜１００℃
に達していたが、基板を強制的に冷却することによっ
て、５０℃以下としてもよい。ＩＴＯ成膜後、これを画
素電極の形状にパターニングした。その後、コンタクト
ホールを形成して、スパッタ法によって厚さ５〜５０ｎ
ｍのクロム膜と厚さ２００〜１０００ｎｍのアルミニウ
ム膜を連続的に形成した。そして、この多層膜をパター
ニングして、図９（Ｅ）に示すように電極・配線１４、
１５を形成し、このうち一方の電極１５はＩＴＯにも接
続するようにした。図から分かるように、この電極１５
のＩＴＯ膜１３に接する部分はクロム膜１６からできて
いるために、コンタクトが良好であった。クロムの代わ
りに窒化チタンを用いても同様に良好なコンタクトが得
られる。また、クロムた窒化チタンは抵抗が大きいのに
対し、上層のアルミニウムは抵抗が小さいので全体とし
ての配線抵抗は低く抑えられる。
素によって層間絶縁物１２を形成し、さらに、画素電極
１３をＩＴＯによって形成した。ＩＴＯの成膜はＤＣス
パッタ法を用い、基板を加熱しない状態でおこなった。
プラズマによる加熱のために基板温度は５０〜１００℃
に達していたが、基板を強制的に冷却することによっ
て、５０℃以下としてもよい。ＩＴＯ成膜後、これを画
素電極の形状にパターニングした。その後、コンタクト
ホールを形成して、スパッタ法によって厚さ５〜５０ｎ
ｍのクロム膜と厚さ２００〜１０００ｎｍのアルミニウ
ム膜を連続的に形成した。そして、この多層膜をパター
ニングして、図９（Ｅ）に示すように電極・配線１４、
１５を形成し、このうち一方の電極１５はＩＴＯにも接
続するようにした。図から分かるように、この電極１５
のＩＴＯ膜１３に接する部分はクロム膜１６からできて
いるために、コンタクトが良好であった。クロムの代わ
りに窒化チタンを用いても同様に良好なコンタクトが得
られる。また、クロムた窒化チタンは抵抗が大きいのに
対し、上層のアルミニウムは抵抗が小さいので全体とし
ての配線抵抗は低く抑えられる。
【００４０】この状態で、基板を９９．９％の大気圧水
素中におき、２５０〜４００℃、代表的には３５０℃で
３０〜６０分間アニールして、シリコンの水素化および
ＩＴＯ膜１３の水素アニールを完了した。
素中におき、２５０〜４００℃、代表的には３５０℃で
３０〜６０分間アニールして、シリコンの水素化および
ＩＴＯ膜１３の水素アニールを完了した。
【００４１】
【発明の効果】以上述べたように本発明は従来のＩＴＯ
作製方法にはまったくなかった新しい室温成膜後の水素
アニールという方法を用いることによって、量産性を高
め、低抵抗，高透過率の透明導電膜を得ることができる
とともに、パターニング特性も良好な膜が得られる。さ
らにＴＦＴ素子と同時に作製する場合には工程数の削減
ができ、さらに量産性が増大する。
作製方法にはまったくなかった新しい室温成膜後の水素
アニールという方法を用いることによって、量産性を高
め、低抵抗，高透過率の透明導電膜を得ることができる
とともに、パターニング特性も良好な膜が得られる。さ
らにＴＦＴ素子と同時に作製する場合には工程数の削減
ができ、さらに量産性が増大する。
【図１】アニール温度と比抵抗のグラフを示す。
【図２】透過率の波長依存性を示す。
【図３】エッチングレートのアニール温度依存性を示
す。
す。
【図４】アニール時間をかえたときの透過率の波長依存
性を示す。
性を示す。
【図５】透過率のアニール時間依存性を示す。
【図６】酸素分圧をかえたときの比抵抗のアニール温度
依存性を示す。
依存性を示す。
【図７】スパッタ圧をかえたときの比抵抗のアニール温
度依存性を示す。
度依存性を示す。
【図８】スパッタ電流をかえたときの比抵抗のアニール
温度依存性を示す。
温度依存性を示す。
【図９】本発明による液晶表示素子部の作製工程例を示
す。
す。
１ 基板 ２ 窒化珪素（もしくは酸化アルミニウ
ム）膜 ３ 下地酸化珪素膜 ４ シリコン層 ５ 保護膜（酸化珪素もしくは窒化珪
素） ６ 島状半導体領域 ７ ゲイト酸化膜（酸化珪素） ８ ゲイト電極（アルミニウム） ９ 陽極酸化物（酸化アルミニウム） １０、１１ 不純物領域（ソース、ドレイン） １２ 層間絶縁物（酸化珪素） １３ 画素電極（ＩＴＯ） １４ データ側電極・配線 １５ 画素側電極 １６ 下層金属層（クロムもしくは窒化チ
タン）
ム）膜 ３ 下地酸化珪素膜 ４ シリコン層 ５ 保護膜（酸化珪素もしくは窒化珪
素） ６ 島状半導体領域 ７ ゲイト酸化膜（酸化珪素） ８ ゲイト電極（アルミニウム） ９ 陽極酸化物（酸化アルミニウム） １０、１１ 不純物領域（ソース、ドレイン） １２ 層間絶縁物（酸化珪素） １３ 画素電極（ＩＴＯ） １４ データ側電極・配線 １５ 画素側電極 １６ 下層金属層（クロムもしくは窒化チ
タン）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｂ 13/00 ５０３ Ｂ 7244−5Ｇ Ｈ０１Ｌ 29/40 Ａ 9055−4Ｍ 29/784 21/336
Claims (10)
- 【請求項１】 絶縁基板上に、基板温度を０〜１００℃
に保ち、ＤＣスパッタ法、ＲＦスパッタ法、電子ビーム
蒸着法、プラズマＣＶＤ法のいずれかの方法でＩＴＯ薄
膜を作製した後に、水素雰囲気中で２００〜４００℃で
アニールすることを特徴とする透明導電膜の作製方法。 - 【請求項２】 請求項１において、ＩＴＯ薄膜を作製し
た後、水素雰囲気中でアニールする前にＩＴＯ薄膜のパ
ターニングを行うことを特徴とする透明導電膜の作製方
法。 - 【請求項３】 絶縁基板上にＴＦＴ（薄膜トランジス
タ）を形成した後にＩＴＯ薄膜を作製し、その後、前記
ＴＦＴと前記ＩＴＯ薄膜を水素雰囲気中に浸すことを特
徴とする透明導電膜を用いた半導体装置の作製方法。 - 【請求項４】 請求項３において、ＩＴＯ薄膜を作製す
る工程と、ＴＦＴとＩＴＯ薄膜を水素雰囲気中に浸す工
程との間に前記ＩＴＯ薄膜をパターニングする工程を有
することを特徴とする半導体装置の作製方法。 - 【請求項５】 請求項３において、ＴＦＴとＩＴＯ薄膜
を水素雰囲気中に浸す際の温度が２００〜４００℃であ
ることを特徴とする半導体装置の作製方法。 - 【請求項６】 請求項３において、ＴＦＴはトップゲー
ト型ＴＦＴであることを特徴とする半導体装置の作製方
法。 - 【請求項７】 絶縁基板上に結晶性半導体領域とその上
にゲート電極を有するＴＦＴを形成する工程と、前記ゲ
ート電極を覆って層間絶縁物を形成する工程と、前記層
間絶縁物上に選択的にＩＴＯ薄膜を形成する工程と、前
記層間絶縁物にコンタクトホールを形成する工程と、前
記コンタクトホールを介して前記ＴＦＴの少なくとも一
方の不純物領域とＩＴＯ薄膜とを単層もしくは多層の導
電性薄膜によって接続する工程と、その後、該半導体装
置を２００〜４００℃の水素雰囲気中でアニールする工
程とを有することを特徴とする半導体装置の作製方法。 - 【請求項８】 請求項７において、該導電性薄膜は下層
がクロムもしくは窒化チタン、上層がアルミニウムを主
体とする金属より構成される多層膜であることを特徴と
する半導体装置の作製方法。 - 【請求項９】 絶縁基板上に形成された結晶性半導体領
域とその上にゲート電極を有するＴＦＴと、前記ゲート
電極を覆って形成された層間絶縁物と、前記層間絶縁物
上に選択的に形成されたＩＴＯ薄膜とを有する半導体装
置において、前記ＴＦＴの少なくとも１つの不純物領域
と前記ＩＴＯ薄膜を接続する単層もしくは多層の導電性
薄膜が存在し、かつ、前記導電性薄膜は前記ＩＴＯ薄膜
の上面に接していることを特徴とする半導体装置。 - 【請求項１０】 請求項９において、該導電性薄膜は下
層がクロムもしくは窒化チタン、上層がアルミニウムを
主体とする金属より構成される多層膜であることを特徴
とする半導体装置。
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