JPH04122074A - 容量補正回路付デュアルゲートｆｅｔ - Google Patents
容量補正回路付デュアルゲートｆｅｔInfo
- Publication number
- JPH04122074A JPH04122074A JP24478290A JP24478290A JPH04122074A JP H04122074 A JPH04122074 A JP H04122074A JP 24478290 A JP24478290 A JP 24478290A JP 24478290 A JP24478290 A JP 24478290A JP H04122074 A JPH04122074 A JP H04122074A
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- JP
- Japan
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- gate
- capacitor
- dual
- voltage
- fet
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- Pending
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- Television Receiver Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
の
本発明は、ゲイン可変増幅用として用いられるデュアル
ゲートＦＥＴに関するもので、特にテレビ、ラジオ等の
チューナにおけるＡＧＣ回路に利用され得るものに関す
る。
ゲートＦＥＴに関するもので、特にテレビ、ラジオ等の
チューナにおけるＡＧＣ回路に利用され得るものに関す
る。
支来夏１販
デュアルゲートＦＥＴはソース−ドレイン間にタンデム
に２つのゲートを備えたＦＥＴであり、ソースに近い方
のゲート（第１ゲート）に入力信号を与え、他方のゲー
ト（第２ゲート）に直流パイアスを与えることにより、
ゲイン制御可能な増幅を行うことができるという特性を
有する。このため、デュアルゲートＦＥＴはテレビ、ラ
ジオのチューナ等のＡＧＣ回路に用いられることが多い
。この場合、第４図に示すように、第２ゲートＧ２に受
信電波の強度等により変化するＡＧＣ電圧を与えること
により、信号の出力レベルを制御している。
に２つのゲートを備えたＦＥＴであり、ソースに近い方
のゲート（第１ゲート）に入力信号を与え、他方のゲー
ト（第２ゲート）に直流パイアスを与えることにより、
ゲイン制御可能な増幅を行うことができるという特性を
有する。このため、デュアルゲートＦＥＴはテレビ、ラ
ジオのチューナ等のＡＧＣ回路に用いられることが多い
。この場合、第４図に示すように、第２ゲートＧ２に受
信電波の強度等により変化するＡＧＣ電圧を与えること
により、信号の出力レベルを制御している。
と
第４図ではデュアルゲートＦ Ｅ Ｔ （Ｇ３）の第１
及び第２ゲートＧｌ、Ｇ２は全く独立に作用するように
見えるが、実際には第２ゲートＧ２の電圧を変化させる
と、その変化の影響が第１ゲートにも及び、第１ゲート
の入力容量が変化する。デュアルゲートＦＥＴがチュー
ナ等のＡＧＣ回路に使用される場合、通常は第１ゲート
Ｇ１の前段（入力端子ＩＮ側）にフィルタが備えられて
いるが、第１ゲートＧ１の入力容量が変化すると、この
前段のフィルタの特性を変化させる。例えば第４図の回
路の場合、デュアルゲートＦ Ｅ Ｔ （Ｇ３）＜７）
第２ゲートＧ２（７） Ａ Ｇ Ｃ電圧を下げて入力信
号増幅のゲインを下げようとすると第１ゲートＧ１の入
力容量が大きくなるため、第５図のように前段のフィル
タの同調点が下がり（同図において、実線はゲインが最
大の場合のフィルタ特性、点線はゲインが下げられた場
合のフィルタ特性を示す）、出力波形を変化させてしま
う。
及び第２ゲートＧｌ、Ｇ２は全く独立に作用するように
見えるが、実際には第２ゲートＧ２の電圧を変化させる
と、その変化の影響が第１ゲートにも及び、第１ゲート
の入力容量が変化する。デュアルゲートＦＥＴがチュー
ナ等のＡＧＣ回路に使用される場合、通常は第１ゲート
Ｇ１の前段（入力端子ＩＮ側）にフィルタが備えられて
いるが、第１ゲートＧ１の入力容量が変化すると、この
前段のフィルタの特性を変化させる。例えば第４図の回
路の場合、デュアルゲートＦ Ｅ Ｔ （Ｇ３）＜７）
第２ゲートＧ２（７） Ａ Ｇ Ｃ電圧を下げて入力信
号増幅のゲインを下げようとすると第１ゲートＧ１の入
力容量が大きくなるため、第５図のように前段のフィル
タの同調点が下がり（同図において、実線はゲインが最
大の場合のフィルタ特性、点線はゲインが下げられた場
合のフィルタ特性を示す）、出力波形を変化させてしま
う。
本発明はこのような問題を解決し、常に歪のない出力を
得ることのできるデュアルゲートＦＥＴを提供するもの
である。
得ることのできるデュアルゲートＦＥＴを提供するもの
である。
るための
上記目的を達成するため、本発明に係る容量補正回路付
デュアルゲートＰＥＴでは、第１ゲートに信号電圧を入
力し、第２ゲートにゲイン変更用のバイアス電圧を入力
することによりゲイン可変の増幅器として用いられるデ
ュアルゲートＦＥＴにおいて、第１ゲートと基準電位点
との間に第２ゲートの電圧に応じて値が変化する容量を
設けたことを特徴とする。より具体的には、第１ゲート
側にコンデンサ、第２ゲート側に抵抗を介挿して第１及
び第２ゲートを接続し、該接続点を、接地点をカソード
側とする可変容量ダイオード及び高周波バイパスコンデ
ンサを介して接地し、可変容量ダイオードのカソードと
高周波バイパスコンデンサとの接続点に上記ゲイン制御
用電圧の最高値よりも高い電圧を有する定電圧源を接続
することにより、本発明の目的が達成される。
デュアルゲートＰＥＴでは、第１ゲートに信号電圧を入
力し、第２ゲートにゲイン変更用のバイアス電圧を入力
することによりゲイン可変の増幅器として用いられるデ
ュアルゲートＦＥＴにおいて、第１ゲートと基準電位点
との間に第２ゲートの電圧に応じて値が変化する容量を
設けたことを特徴とする。より具体的には、第１ゲート
側にコンデンサ、第２ゲート側に抵抗を介挿して第１及
び第２ゲートを接続し、該接続点を、接地点をカソード
側とする可変容量ダイオード及び高周波バイパスコンデ
ンサを介して接地し、可変容量ダイオードのカソードと
高周波バイパスコンデンサとの接続点に上記ゲイン制御
用電圧の最高値よりも高い電圧を有する定電圧源を接続
することにより、本発明の目的が達成される。
デュアルゲートＦＥＴの第１ゲートと基準電位点との間
には、一方はＦＥＴの第１ゲートの下に形成される容量
が含まれる第１経路、他方には上記（第２ゲートの値に
応じて値が変化する）可変容量を含む第２経路が並列で
存在することになる。
には、一方はＦＥＴの第１ゲートの下に形成される容量
が含まれる第１経路、他方には上記（第２ゲートの値に
応じて値が変化する）可変容量を含む第２経路が並列で
存在することになる。
第１経路にあるＦＥＴの第１ゲートの下の容量は第２ゲ
ートに加えられる制御用電圧により変化する。従って、
第２経路にある可変容量を同じく第２ゲートの電圧によ
り、第１ゲート容量の変化と丁度反対の方向に同じ量だ
け変化させることにより、第１及び第２経路の容量の変
化を相殺して、結果的に上記第１ゲートと基準電位点と
の間の容量を制御用電圧の値に関わらず一定とすること
ができる。
ートに加えられる制御用電圧により変化する。従って、
第２経路にある可変容量を同じく第２ゲートの電圧によ
り、第１ゲート容量の変化と丁度反対の方向に同じ量だ
け変化させることにより、第１及び第２経路の容量の変
化を相殺して、結果的に上記第１ゲートと基準電位点と
の間の容量を制御用電圧の値に関わらず一定とすること
ができる。
具体的に示した回路では、定電圧源と第２ゲートの制御
電圧により逆バイアスされた可変容量ダイオードが制御
電圧に応じて容量変化をするため、まさに上記の第２経
路の可変容量として作用する。
電圧により逆バイアスされた可変容量ダイオードが制御
電圧に応じて容量変化をするため、まさに上記の第２経
路の可変容量として作用する。
遺」１例−
以下、本発明の実施例を図面を参照しつつ説明する。第
１図は本発明に係る容量補正回路付デュアルゲートＦＥ
Ｔを用いたＡＧＣ回路の回路図である。本ＡＧＣ回路の
基本的構成は第４図に示した従来のものと同様であり、
デュアルゲートＦＥＴ（Ｑｌ）の第２ゲートＧ２に加え
るＡＧＣ電圧を受信電波の強度等に応じて適当に変化さ
せることにより、端子ＩＮから第１ゲートＧ１に入力さ
れる信号が端子ＯＵＴから増幅出力される際のゲインを
変化させ、入力信号のレベルに関わらず出力信号のレベ
ルを一定にするものである。なお、ソースＳにはバイパ
スコンデンサＣ３及び抵抗Ｒ３が接続されている。
１図は本発明に係る容量補正回路付デュアルゲートＦＥ
Ｔを用いたＡＧＣ回路の回路図である。本ＡＧＣ回路の
基本的構成は第４図に示した従来のものと同様であり、
デュアルゲートＦＥＴ（Ｑｌ）の第２ゲートＧ２に加え
るＡＧＣ電圧を受信電波の強度等に応じて適当に変化さ
せることにより、端子ＩＮから第１ゲートＧ１に入力さ
れる信号が端子ＯＵＴから増幅出力される際のゲインを
変化させ、入力信号のレベルに関わらず出力信号のレベ
ルを一定にするものである。なお、ソースＳにはバイパ
スコンデンサＣ３及び抵抗Ｒ３が接続されている。
本実施例ではその上に、次のような容量補正回路を付加
している。まず、第２ゲートＧ２側に抵抗Ｒ１、第１ゲ
ート側Ｇ１にコンデンサＣ１を介して第２ゲートＧ２及
び第１ゲートＧ１を接続する。この抵抗Ｒ１及びコンデ
ンサＣ１の接続点に、この接続点をアノード側として可
変容量ダイオードＤ１及びコンデンサＣ２を直列に接続
して接地する。そして、可変容量ダイオードＤｌとコン
デンサＣ２との接続点に電源十Ｂを接続する。なお、一
般に電源電圧ＶＢは第２ゲートＧ２に加えられる電圧（
ＡＧＣ電圧）ＶＯ２よりも高いため、ここでは電源十Ｂ
をそのまま利用しているが、第２ゲート電圧ＶＧ２より
も高い定電圧源であれば何でも構わない。
している。まず、第２ゲートＧ２側に抵抗Ｒ１、第１ゲ
ート側Ｇ１にコンデンサＣ１を介して第２ゲートＧ２及
び第１ゲートＧ１を接続する。この抵抗Ｒ１及びコンデ
ンサＣ１の接続点に、この接続点をアノード側として可
変容量ダイオードＤ１及びコンデンサＣ２を直列に接続
して接地する。そして、可変容量ダイオードＤｌとコン
デンサＣ２との接続点に電源十Ｂを接続する。なお、一
般に電源電圧ＶＢは第２ゲートＧ２に加えられる電圧（
ＡＧＣ電圧）ＶＯ２よりも高いため、ここでは電源十Ｂ
をそのまま利用しているが、第２ゲート電圧ＶＧ２より
も高い定電圧源であれば何でも構わない。
この容量補正回路の動作は次の通りである。例えば、ゲ
インを下げるためにＡＧＣ電圧ＶＧ２がΔ■Ｇ２だけ下
げられたとする。可変容量ダイオードＤ１のカソード側
は電源電圧ＶＢで一定であるため、可変容量ダイオード
Ｄ１のバイアス電圧が（ＶＢ−ΔＶＧ２）だけ変化する
。これにより、可変容量ダイオードＤ１の容量ＣＤがΔ
ＣＤだけ変化するものとすると、ＦＥＴの第１ゲートＧ
１の外側の容量は （ＣＩ ＋ ＣＤ＋ΔＣＤ）・（ＣＩ＋ＣＤ）だけ減少
する。ただし、後述するように、コンデンサＣ２の値は
Ｃ１、ＣＤに比べて十分大きいため、計算上無視してい
る。
インを下げるためにＡＧＣ電圧ＶＧ２がΔ■Ｇ２だけ下
げられたとする。可変容量ダイオードＤ１のカソード側
は電源電圧ＶＢで一定であるため、可変容量ダイオード
Ｄ１のバイアス電圧が（ＶＢ−ΔＶＧ２）だけ変化する
。これにより、可変容量ダイオードＤ１の容量ＣＤがΔ
ＣＤだけ変化するものとすると、ＦＥＴの第１ゲートＧ
１の外側の容量は （ＣＩ ＋ ＣＤ＋ΔＣＤ）・（ＣＩ＋ＣＤ）だけ減少
する。ただし、後述するように、コンデンサＣ２の値は
Ｃ１、ＣＤに比べて十分大きいため、計算上無視してい
る。
一方、第２ゲート電圧ＶＧ２がΔＶＧ２だけ下げられた
場合、デュアルゲートＦ Ｅ Ｔ （Ｑｌ）の第１ゲー
トにもその影響が及び、ＦＥＴ内部において第１ゲート
の容量ＣＧＩがΔＣＧ１だけ増加する。従って、本実施
例の容量補正回路のコンデンサＣ１及び可変容量ダイオ
ードＤ１の値Ｃ１及びＣＤを適当に定めることにより、
第２図に模式的に示したように、デュアルゲートＦＥＴ
の構造自体に起因する第１ゲート容量ＣＧＩの変化ΔＣ
Ｇ１を丁度打ち消すように補正することができる。
場合、デュアルゲートＦ Ｅ Ｔ （Ｑｌ）の第１ゲー
トにもその影響が及び、ＦＥＴ内部において第１ゲート
の容量ＣＧＩがΔＣＧ１だけ増加する。従って、本実施
例の容量補正回路のコンデンサＣ１及び可変容量ダイオ
ードＤ１の値Ｃ１及びＣＤを適当に定めることにより、
第２図に模式的に示したように、デュアルゲートＦＥＴ
の構造自体に起因する第１ゲート容量ＣＧＩの変化ΔＣ
Ｇ１を丁度打ち消すように補正することができる。
第１図の実施例の場合、各素子の値を次のように定める
ことにより、正しい補正を行うことができる。コンデン
サＣ１は、通常のＡＧＣ電圧で使用した場合の第１ゲー
ト容量ＣＧＩの変化量ΔＣＧＩ（数ｐＦ）と同程度の値
とする。抵抗Ｒ１は第２ゲートＧ２の電圧変動が第１ゲ
ートＧｌの電圧に影響を及ぼさない程度に高い値（例え
ば数十にΩ）にしておく。コンデンサＣ２は高周波バイ
パス用であるため、コンデンサＣＩや一般的な可変容量
ダイオードの春景ＣＤよりは十分大きい値（例えば１．
０００ｐＦ以上）とする。
ことにより、正しい補正を行うことができる。コンデン
サＣ１は、通常のＡＧＣ電圧で使用した場合の第１ゲー
ト容量ＣＧＩの変化量ΔＣＧＩ（数ｐＦ）と同程度の値
とする。抵抗Ｒ１は第２ゲートＧ２の電圧変動が第１ゲ
ートＧｌの電圧に影響を及ぼさない程度に高い値（例え
ば数十にΩ）にしておく。コンデンサＣ２は高周波バイ
パス用であるため、コンデンサＣＩや一般的な可変容量
ダイオードの春景ＣＤよりは十分大きい値（例えば１．
０００ｐＦ以上）とする。
第３図に本発明の別の実施例を示す。こちらの容量補正
回路では、可変容量ダイオードＤ１に並列に、補正量調
整用のダイオードＤｌｌを設け、補正量の調整がより容
易になるようにしている。動作は上述の第１図の回路の
場合と同様である。
回路では、可変容量ダイオードＤ１に並列に、補正量調
整用のダイオードＤｌｌを設け、補正量の調整がより容
易になるようにしている。動作は上述の第１図の回路の
場合と同様である。
発」■と勿還−
以上説明した通り、本発明によれば、デュアルゲートＦ
ＥＴの構造自体に起因する第２ゲート電圧の変化に伴う
第１ゲート容量の変化を正しく補正し、見かけ上第１ゲ
ート容量の変化がＯであるようにすることができる。こ
れにより、例えばこのデュアルゲートＦＥＴをテレビ、
ラジオのチューナ等のＡＧＣ回路に利用した場合、信号
入力部のフィルタ特性の変動を防止することができ、出
力信号の変形を防止してビート、音声バズ等の妨害を良
好に抑圧することができる。
ＥＴの構造自体に起因する第２ゲート電圧の変化に伴う
第１ゲート容量の変化を正しく補正し、見かけ上第１ゲ
ート容量の変化がＯであるようにすることができる。こ
れにより、例えばこのデュアルゲートＦＥＴをテレビ、
ラジオのチューナ等のＡＧＣ回路に利用した場合、信号
入力部のフィルタ特性の変動を防止することができ、出
力信号の変形を防止してビート、音声バズ等の妨害を良
好に抑圧することができる。
第１図は本発明の容量補正回路付デュアルゲートＦＥＴ
を用いたＡＧＣ回路の回路図、第２図はその第１ゲート
容量の変化及び補正容量の変化を示すグラフ、第３図は
別の実施例の回路図、第４図は従来のデュアルゲートＦ
ＥＴを用いたＡＧＣの回路図、第５図は第１ゲート容量
の変化に伴う入力段フィルタ特性の変化を示すグラフで
ある。 Ｑｌ、Ｇ３・・・デュアルゲートＦＥＴＧ１・・・第１
ゲート Ｇ２・・・第２ゲートＳ・・・ソース
Ｄ・・・ドレインＤ１・・・可変容量ダイ
オード ＶＢ・・・電源Ｄｌｌ・・・補正量調整用ダイ
オード ΔＶＧ２・・・第２ゲート電圧の変化量ΔＣＧＩ・・・
△ＶＧ２による第１ゲート容量の変化ΔＣＧＩ’・・・
ΔＶＧ２に応じた、
を用いたＡＧＣ回路の回路図、第２図はその第１ゲート
容量の変化及び補正容量の変化を示すグラフ、第３図は
別の実施例の回路図、第４図は従来のデュアルゲートＦ
ＥＴを用いたＡＧＣの回路図、第５図は第１ゲート容量
の変化に伴う入力段フィルタ特性の変化を示すグラフで
ある。 Ｑｌ、Ｇ３・・・デュアルゲートＦＥＴＧ１・・・第１
ゲート Ｇ２・・・第２ゲートＳ・・・ソース
Ｄ・・・ドレインＤ１・・・可変容量ダイ
オード ＶＢ・・・電源Ｄｌｌ・・・補正量調整用ダイ
オード ΔＶＧ２・・・第２ゲート電圧の変化量ΔＣＧＩ・・・
△ＶＧ２による第１ゲート容量の変化ΔＣＧＩ’・・・
ΔＶＧ２に応じた、
Claims (3)
- （１）第１ゲートに信号電圧を入力し、第２ゲートにゲ
イン制御用電圧を入力することによりゲイン可変の増幅
器として用いられるデュアルゲートＦＥＴにおいて、第
１ゲートと基準電位点との間に第２ゲートの電圧に応じ
て値が変化する容量を設けたことを特徴とする容量補正
回路付デュアルゲートＦＥＴ。 - （２）第１ゲートに信号電圧を入力し、第２ゲートにゲ
イン制御用電圧を入力することによりゲイン可変の増幅
器として用いられるデュアルゲートＦＥＴにおいて、第
１ゲート側にコンデンサ、第２ゲート側に抵抗を介挿し
て第１及び第２ゲートを接続し、該接続点を、接地点を
カソード側とする可変容量ダイオード及び高周波バイパ
スコンデンサを介して接地し、可変容量ダイオードのカ
ソードと高周波バイパスコンデンサとの接続点に上記ゲ
イン制御用電圧の最高値よりも高い電圧を有する定電圧
源を接続したことを特徴とする容量補正回路付デュアル
ゲートＦＥＴ。 - （３）上記可変容量ダイオードに並列に補正量調整用の
コンデンサを設けたことを特徴とする請求項２記載の容
量補正回路付デュアルゲートＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24478290A JPH04122074A (ja) | 1990-09-13 | 1990-09-13 | 容量補正回路付デュアルゲートｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24478290A JPH04122074A (ja) | 1990-09-13 | 1990-09-13 | 容量補正回路付デュアルゲートｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122074A true JPH04122074A (ja) | 1992-04-22 |
Family
ID=17123844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24478290A Pending JPH04122074A (ja) | 1990-09-13 | 1990-09-13 | 容量補正回路付デュアルゲートｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122074A (ja) |
-
1990
- 1990-09-13 JP JP24478290A patent/JPH04122074A/ja active Pending
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