JPH0246128Y2 - - Google Patents
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- Publication number
- JPH0246128Y2 JPH0246128Y2 JP19391984U JP19391984U JPH0246128Y2 JP H0246128 Y2 JPH0246128 Y2 JP H0246128Y2 JP 19391984 U JP19391984 U JP 19391984U JP 19391984 U JP19391984 U JP 19391984U JP H0246128 Y2 JPH0246128 Y2 JP H0246128Y2
- Authority
- JP
- Japan
- Prior art keywords
- input
- capacitance
- agc
- gate
- control voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000009977 dual effect Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 13
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- 238000005259 measurement Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案はテレビジヨン受像機等に使用される電
子チユーナに関する。
子チユーナに関する。
(ロ) 従来の技術
テレビジヨン受像機には一般に高周波のAGC
増幅回路を有し入力同調型と称される第２図の如
き構成の電子チユーナが従来より常用されてい
る。即ち、第２図に於いて、１は入力端子、２は
入力フイルタ回路、３は同調素子に可変容量ダイ
オードD1を使用した入力同調回路、４は増幅素
子にデユアルゲートFET（Ｔ）を使用したAGC
（自動利得制御）増幅回路、５は可変容量ダイオ
ードD2，D3を使用した段間同調回路、６は局部
発振回路、７は混合回路、８は出力端子である。
増幅回路を有し入力同調型と称される第２図の如
き構成の電子チユーナが従来より常用されてい
る。即ち、第２図に於いて、１は入力端子、２は
入力フイルタ回路、３は同調素子に可変容量ダイ
オードD1を使用した入力同調回路、４は増幅素
子にデユアルゲートFET（Ｔ）を使用したAGC
（自動利得制御）増幅回路、５は可変容量ダイオ
ードD2，D3を使用した段間同調回路、６は局部
発振回路、７は混合回路、８は出力端子である。
前記AGC増幅回路４はFET（Ｔ）の第１ゲート
G1に前記入力同調回路３で選択された受信信号
が印加され、第２ゲートG2には制御端子９に与
えられるAGC制御電圧VGが抵抗R3を介して印加
され、ドレインＤからの出力信号が結合コンデン
サC3を介して前記段間同調回路５に与えられる
ようになつている。なお、R1，R2は第１ゲート
G1のバイアス抵抗、C1は第１ゲートG1の入力容
量補正用コンデンサ、C2は第２ゲートG2のバイ
パスコンデンサ、R4はドレイン負荷抵抗、R5，
C4はソース抵抗及びそのバイパスコンデンサ、
１０は電源端子である。
G1に前記入力同調回路３で選択された受信信号
が印加され、第２ゲートG2には制御端子９に与
えられるAGC制御電圧VGが抵抗R3を介して印加
され、ドレインＤからの出力信号が結合コンデン
サC3を介して前記段間同調回路５に与えられる
ようになつている。なお、R1，R2は第１ゲート
G1のバイアス抵抗、C1は第１ゲートG1の入力容
量補正用コンデンサ、C2は第２ゲートG2のバイ
パスコンデンサ、R4はドレイン負荷抵抗、R5，
C4はソース抵抗及びそのバイパスコンデンサ、
１０は電源端子である。
ここで、FET（Ｔ）の第２ゲートG2へのAGC
制御電圧VGは、通常、約0.5V（最小利得時）〜
7V（最大利得時）程度の範囲で変化するようにな
つているが、一般に知られているようにゲートへ
の印加電圧に応じてFETの入力容量が変化する
ので、今の場合には上記第１ゲートG1と接地点
間に等価的に示される入力容量C0が変化するこ
とになる。即ち、本考案者の実測に依れば、上記
容量C0の値は、AGC制御電圧VGの7V時は約4PF
であるのに対して、0.5V時は約3.2PFであつた。
このように入力容量C0が変化すると、この容量
は入力同調回路３の可変容量ダイオードD1（変化
範囲２〜12PF程度）に並列になつているので、
上記同調回路３の周波数特性を大きく変化させる
ことになる。
制御電圧VGは、通常、約0.5V（最小利得時）〜
7V（最大利得時）程度の範囲で変化するようにな
つているが、一般に知られているようにゲートへ
の印加電圧に応じてFETの入力容量が変化する
ので、今の場合には上記第１ゲートG1と接地点
間に等価的に示される入力容量C0が変化するこ
とになる。即ち、本考案者の実測に依れば、上記
容量C0の値は、AGC制御電圧VGの7V時は約4PF
であるのに対して、0.5V時は約3.2PFであつた。
このように入力容量C0が変化すると、この容量
は入力同調回路３の可変容量ダイオードD1（変化
範囲２〜12PF程度）に並列になつているので、
上記同調回路３の周波数特性を大きく変化させる
ことになる。
すなわち、最大利得時（VG＝7V時）に上記入
力同調回路３の周波数特性が第３図ａに示す正規
の状態であるとすれば、最小利得時（VG＝0.5V
時）に同図ｂのようになつて、音声キヤリア周波
数点Ｓでの利得が映像キヤリア周波数点Ｐでのそ
れよりも大きくなる。このため上記最小利得状態
では、カラービートや音声ビートの発生しやすい
動作状態になつてしまう。
力同調回路３の周波数特性が第３図ａに示す正規
の状態であるとすれば、最小利得時（VG＝0.5V
時）に同図ｂのようになつて、音声キヤリア周波
数点Ｓでの利得が映像キヤリア周波数点Ｐでのそ
れよりも大きくなる。このため上記最小利得状態
では、カラービートや音声ビートの発生しやすい
動作状態になつてしまう。
そこで従来は、例えば実開昭48−35252号公報
に示されるように、前述の入力容量補正用コンデ
ンサC1（5PF程度）を設けることによつて、入力
容量C0の変化を等価的に小さくするようにして
いた。その際、この補正用コンデンサC1の容量
値を大きくすればするほど補正効果を大きくでき
るが、その場合には入力同調回路３の可変同調範
囲が著しく狭くなると云う欠点があつた。
に示されるように、前述の入力容量補正用コンデ
ンサC1（5PF程度）を設けることによつて、入力
容量C0の変化を等価的に小さくするようにして
いた。その際、この補正用コンデンサC1の容量
値を大きくすればするほど補正効果を大きくでき
るが、その場合には入力同調回路３の可変同調範
囲が著しく狭くなると云う欠点があつた。
なお、このような問題は上述の如くAGC増幅
回路にFETを使用した場合に限らず、一般のト
ランジスタを使用した場合についても言える。
回路にFETを使用した場合に限らず、一般のト
ランジスタを使用した場合についても言える。
(ハ) 考案が解決しようとする問題点
本考案は、上述従来例の欠点を解消するのを目
的とし、より詳しくはAGC増幅段の入力容量の
変化を確実に補正でき、しかも、それによつて入
力同調回路の可変同調範囲に何等影響を与えない
ようにすることを課題としている。
的とし、より詳しくはAGC増幅段の入力容量の
変化を確実に補正でき、しかも、それによつて入
力同調回路の可変同調範囲に何等影響を与えない
ようにすることを課題としている。
(ニ) 問題点を解決するための手段
本考案では、AGC増幅段の入力端に接続した
可変容量ダイオードの容量をAGC制御電圧に応
じて変化させるようにした。
可変容量ダイオードの容量をAGC制御電圧に応
じて変化させるようにした。
(ホ) 作 用
上記構成に依れば、前記可変容量ダイオードの
容量を前記AGC増幅段の入力容量の変化を打消
す方向に変化させることによつて、上記入力容量
変化が補正される。
容量を前記AGC増幅段の入力容量の変化を打消
す方向に変化させることによつて、上記入力容量
変化が補正される。
(ヘ) 実施例
第１図は本考案チユーナの一実施例を示してお
り、第２図の従来例と同一部分には同一図番を付
して説明を省略するが、この実施例では第２図の
入力容量補正用コンデンサC1を削除し、FET
（Ｔ）の第１ゲートG1と接地点との間に可変容量
ダイオードD4と直流阻止コンデンサC5を直列に
接続し、その両者の接続中点に抵抗R6を介して
制御端子９に印加されるAGC制御電圧VGを導く
ようにしたことを特徴としている。
り、第２図の従来例と同一部分には同一図番を付
して説明を省略するが、この実施例では第２図の
入力容量補正用コンデンサC1を削除し、FET
（Ｔ）の第１ゲートG1と接地点との間に可変容量
ダイオードD4と直流阻止コンデンサC5を直列に
接続し、その両者の接続中点に抵抗R6を介して
制御端子９に印加されるAGC制御電圧VGを導く
ようにしたことを特徴としている。
斯る実施例に於いて、前記可変容量ダイオード
D4に1S2208を使用すると、このダイオードの容
量値は印加電圧が7Vのときに約7PFで、0.5Vの
ときに約20PFとなる。従つて直流阻止コンデン
サC5の値を4PFに選定すると、上記ダイオード
D4とコンデンサC5の合成容量値は、AGC制御電
圧VG＝7V時に７×４／（７＋４）≒2.5PFとな
り、0.5V時に20×40／（20＋４）≒3.4PFにな
る。従つて、FET（Ｔ）の入力容量C0との合成値
は、結局7V時が2.5PF＋4PF＝6.5PFで、0.5V時
は3.4PF＋3.2PF＝6.6PFになり、AGC制御電圧
VGによつて殆んど変化しなので、入力同調回路
３は常に第３図ａの略正規の特性に保持されるこ
とになる。
D4に1S2208を使用すると、このダイオードの容
量値は印加電圧が7Vのときに約7PFで、0.5Vの
ときに約20PFとなる。従つて直流阻止コンデン
サC5の値を4PFに選定すると、上記ダイオード
D4とコンデンサC5の合成容量値は、AGC制御電
圧VG＝7V時に７×４／（７＋４）≒2.5PFとな
り、0.5V時に20×40／（20＋４）≒3.4PFにな
る。従つて、FET（Ｔ）の入力容量C0との合成値
は、結局7V時が2.5PF＋4PF＝6.5PFで、0.5V時
は3.4PF＋3.2PF＝6.6PFになり、AGC制御電圧
VGによつて殆んど変化しなので、入力同調回路
３は常に第３図ａの略正規の特性に保持されるこ
とになる。
また、前記直流阻止コンデンサC5の容量値を
もう少し大きく例えば５〜7PF程度に選定して、
VGが7Vから0.5Vに変化したときのダイオードD4
とコンデンサC5の合成容量値の変化分が、この
ときの入力容量C0の変化分４−3.2＝0.8PFよりも
大きくなるようにすると、VG＝0.5V時即ち最小
利得状態での入力同調回路３の周波数特性を第３
図ｃのように周波数の低い方に若干ずらせること
ができ、従つて音声キヤリアＳの利得を映像キヤ
リアＰのそれよりも相対的に低くしてカラービー
トや音声ビートの発生を更に抑圧することもでき
る。
もう少し大きく例えば５〜7PF程度に選定して、
VGが7Vから0.5Vに変化したときのダイオードD4
とコンデンサC5の合成容量値の変化分が、この
ときの入力容量C0の変化分４−3.2＝0.8PFよりも
大きくなるようにすると、VG＝0.5V時即ち最小
利得状態での入力同調回路３の周波数特性を第３
図ｃのように周波数の低い方に若干ずらせること
ができ、従つて音声キヤリアＳの利得を映像キヤ
リアＰのそれよりも相対的に低くしてカラービー
トや音声ビートの発生を更に抑圧することもでき
る。
(ト) 考案の効果
本考案の電子チユーナに依れば、AGC増幅段
の入力容量変化による入力同調回路の周波数特性
のずれを補正でき、従つて、この周波数特性のず
れによるカラービートや音声ビートの発生を防止
でき、また、これによつて上記同調回路の可変同
調範囲が何等変更されることもない。
の入力容量変化による入力同調回路の周波数特性
のずれを補正でき、従つて、この周波数特性のず
れによるカラービートや音声ビートの発生を防止
でき、また、これによつて上記同調回路の可変同
調範囲が何等変更されることもない。
第１図は本考案の電子チユーナの一実施例を示
す回路図、第２図は従来の電子チユーナを示す回
路図、第３図ａ，ｂ，ｃは入力同調回路の周波数
特性を示す特性図である。 ３：入力同調回路、４：AGC増幅回路、９：
AGC制御端子、D4：可変容量ダイオード。
す回路図、第２図は従来の電子チユーナを示す回
路図、第３図ａ，ｂ，ｃは入力同調回路の周波数
特性を示す特性図である。 ３：入力同調回路、４：AGC増幅回路、９：
AGC制御端子、D4：可変容量ダイオード。
Claims (1)
- 【実用新案登録請求の範囲】 受信信号が入力同調回路３を介してAGC増幅
回路４のデイアルゲートFET（Ｔ）の第１ゲート
G1に印加され、AGC制御電圧VGが前記デイアル
ゲートFET（Ｔ）の第２ゲートG2に印加される電
子チユーナに於いて、 前記第１ゲートG1の入力端に可変容量素子D4
を接続し、この素子D4の容量を前記AGC制御電
圧VGに応じて変化させることにより、上記AGC
制御電圧に依存する前記AGC増幅回路４の入力
容量の変化を補正するようにしたことを特徴とす
る電子チユーナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19391984U JPH0246128Y2 (ja) | 1984-12-20 | 1984-12-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19391984U JPH0246128Y2 (ja) | 1984-12-20 | 1984-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109240U JPS61109240U (ja) | 1986-07-10 |
| JPH0246128Y2 true JPH0246128Y2 (ja) | 1990-12-05 |
Family
ID=30751351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19391984U Expired JPH0246128Y2 (ja) | 1984-12-20 | 1984-12-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246128Y2 (ja) |
-
1984
- 1984-12-20 JP JP19391984U patent/JPH0246128Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61109240U (ja) | 1986-07-10 |
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