JPH04122121A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH04122121A JPH04122121A JP2243186A JP24318690A JPH04122121A JP H04122121 A JPH04122121 A JP H04122121A JP 2243186 A JP2243186 A JP 2243186A JP 24318690 A JP24318690 A JP 24318690A JP H04122121 A JPH04122121 A JP H04122121A
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- output
- power supply
- gate
- supply voltage
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- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、時に相補型集積回路の出力回
路に関する。
路に関する。
従来の相補型集積回路の出力回路は、第４図に示すよう
な完全相補型の回路を用いた場合、少なくとも出力用Ｍ
ＯＳトランジスタのゲートには、電源、電位及び基準電
位（接地電位）を供給する構成となっていた。この例で
は、Ｐチャネルトランジスタ（以下Ｐ−Ｔｒと称す）と
Ｎチャネルトランジスタ（以下Ｎ −Ｔ ｒと称す）２
３とによりインバータが構成されている。このような回
路において、第５図（ａ）に示すように出力用Ｐ−Ｔｒ
のゲートにオン電圧として接地電位Ｓ１を、オフ電位と
して電源電位が供給される。又、Ｐ−’１ｒ２５とＮ−
Ｔｒ６とで構成したインバータでＳ刃用Ｎ−Ｔｒのゲー
トにオン電位として電源電信Ｓ２を、オフ電位として接
地電位が供給されデータ出力を行う。
な完全相補型の回路を用いた場合、少なくとも出力用Ｍ
ＯＳトランジスタのゲートには、電源、電位及び基準電
位（接地電位）を供給する構成となっていた。この例で
は、Ｐチャネルトランジスタ（以下Ｐ−Ｔｒと称す）と
Ｎチャネルトランジスタ（以下Ｎ −Ｔ ｒと称す）２
３とによりインバータが構成されている。このような回
路において、第５図（ａ）に示すように出力用Ｐ−Ｔｒ
のゲートにオン電圧として接地電位Ｓ１を、オフ電位と
して電源電位が供給される。又、Ｐ−’１ｒ２５とＮ−
Ｔｒ６とで構成したインバータでＳ刃用Ｎ−Ｔｒのゲー
トにオン電位として電源電信Ｓ２を、オフ電位として接
地電位が供給されデータ出力を行う。
この時、出力トランジスタのオン電流により、出力端子
ＤＯに付加される負荷容量を充・放電揮る事により、デ
ータ出力を行う。この回路の特性としては、オン電流を
大きくして動作速度を早くする方が望ましい。
ＤＯに付加される負荷容量を充・放電揮る事により、デ
ータ出力を行う。この回路の特性としては、オン電流を
大きくして動作速度を早くする方が望ましい。
反面、オン電流が大きくなると、電源・接地り線の寄生
抵抗・インダクタンスによる雑音が大きくなってくる。
抵抗・インダクタンスによる雑音が大きくなってくる。
この従来の出力回路では、第５図（ｃ）に示すように、
電源電圧が高くなると、さらに出力トランジスタの電流
駆動能力が増し、動作速度は早まるが、前述の電源・接
地電位の雑音も大きくなり、内部動作の誤動作をまねい
てしまうおそれかある。つまり、動作速度を犠牲にして
雑音をおさえる必要があるという問題点があった。
電源電圧が高くなると、さらに出力トランジスタの電流
駆動能力が増し、動作速度は早まるが、前述の電源・接
地電位の雑音も大きくなり、内部動作の誤動作をまねい
てしまうおそれかある。つまり、動作速度を犠牲にして
雑音をおさえる必要があるという問題点があった。
本発明の目的は、高電源電圧領域での出力回路の動作電
流による雑音をおさえしかも低電源電圧領域での駆動能
力を大きく設定できる出力回路を提供することにある。
流による雑音をおさえしかも低電源電圧領域での駆動能
力を大きく設定できる出力回路を提供することにある。
本発明の出力回路は、ソース・ドレイン路が第１の電源
と第１の節点間に接続されゲートに入力信号が印加され
る第１の一導電型トランジスタと、ソース・ドレイン路
が前記第１の節点と第２の電源間に接続されゲートに前
記入力信号の反転信号が印加される第２の一導電型トラ
ンジスタと、ソース・ドレイン路が前記第１の電源と第
２の節点間に接続されゲートに前記入力信号の反転信号
が印加される第１の逆導電型トランジスタと、ソース・
ドレイン路が前記第２の節点と前記第２の電源間に接続
されゲートに前記入力信号が印加される第２の逆導電型
トランジスタと、ソース・ドレイン路が前記第１の電源
と出力端間に接続されゲートが前記第１の節点に接続さ
れた第３の一導電型トランジスタと、ソース・ドレイン
路が前記出力端と前記第２の電源管に接続されゲートが
前記第２の節点に接続された第３の逆導電型トランジス
タとを有することを特徴とする。
と第１の節点間に接続されゲートに入力信号が印加され
る第１の一導電型トランジスタと、ソース・ドレイン路
が前記第１の節点と第２の電源間に接続されゲートに前
記入力信号の反転信号が印加される第２の一導電型トラ
ンジスタと、ソース・ドレイン路が前記第１の電源と第
２の節点間に接続されゲートに前記入力信号の反転信号
が印加される第１の逆導電型トランジスタと、ソース・
ドレイン路が前記第２の節点と前記第２の電源間に接続
されゲートに前記入力信号が印加される第２の逆導電型
トランジスタと、ソース・ドレイン路が前記第１の電源
と出力端間に接続されゲートが前記第１の節点に接続さ
れた第３の一導電型トランジスタと、ソース・ドレイン
路が前記出力端と前記第２の電源管に接続されゲートが
前記第２の節点に接続された第３の逆導電型トランジス
タとを有することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の出力回路の回路図である。
出力用トランジスタＰ−ＴｒｉのゲートにＰ−Ｔｒ２．
３を直列接続した回路の出力を接続し、出力用トランジ
スタＮ−Ｔｒ４のゲートにＮ−Ｔｒ５．６を直列接続し
た回路の出力を接続する。Ｐ−Ｔｒ２とＮ−Ｔｒ６のゲ
ートには出力データの正転信号を、Ｐ−Ｔｒ３とＮ −
Ｔ ｒ ５のゲートには出力データの反転信号をそれぞ
れ入力する。
３を直列接続した回路の出力を接続し、出力用トランジ
スタＮ−Ｔｒ４のゲートにＮ−Ｔｒ５．６を直列接続し
た回路の出力を接続する。Ｐ−Ｔｒ２とＮ−Ｔｒ６のゲ
ートには出力データの正転信号を、Ｐ−Ｔｒ３とＮ −
Ｔ ｒ ５のゲートには出力データの反転信号をそれぞ
れ入力する。
このような回路構成により、出力用Ｐ−Ｔｒのゲート信
号Ｓ１はオン電位として、接地電位Ｐ−Ｔｒ３のしきい
電圧レベルが供給される事になる。又、出力用Ｎ−Ｔｒ
のゲート信号Ｓ２はオン電位として、電源電圧Ｖ ｃ
ｃ −Ｎ −Ｔ ｒ ５のしきい電圧レベルが供給され
る事になる。
号Ｓ１はオン電位として、接地電位Ｐ−Ｔｒ３のしきい
電圧レベルが供給される事になる。又、出力用Ｎ−Ｔｒ
のゲート信号Ｓ２はオン電位として、電源電圧Ｖ ｃ
ｃ −Ｎ −Ｔ ｒ ５のしきい電圧レベルが供給され
る事になる。
これにより電源電圧が高くなると、Ｐ−Ｔｒ３、Ｎ−Ｔ
ｒ５は基板電位が深くなるため、しきい電圧の絶対値が
大きくなり、各出力トランジスタのゲート入力信号Ｓｌ
、Ｓ２が第２図（ａ）の様になる。従って、第２図（ｂ
）に示すように、出力Ｔｒのみ電源電圧の上昇による駆
動能力の上昇が緩和される。
ｒ５は基板電位が深くなるため、しきい電圧の絶対値が
大きくなり、各出力トランジスタのゲート入力信号Ｓｌ
、Ｓ２が第２図（ａ）の様になる。従って、第２図（ｂ
）に示すように、出力Ｔｒのみ電源電圧の上昇による駆
動能力の上昇が緩和される。
本実施例によれば、通常、雑音が大きくなる高電圧電源
領域で雑音を抑制する効果がある。
領域で雑音を抑制する効果がある。
また、高電源電圧領域は内部回路の動作速度が増してお
り、駆動能力の上昇緩和は集積回路の動作特性を悪化さ
せない範囲に設定可能であり、回路動作が低速になる低
電源電圧領域でのみ出方回路の駆動能力を上げる事が可
能になる。
り、駆動能力の上昇緩和は集積回路の動作特性を悪化さ
せない範囲に設定可能であり、回路動作が低速になる低
電源電圧領域でのみ出方回路の駆動能力を上げる事が可
能になる。
第２図に本発明の第２の実施例を示す０本実施例は第１
の実施例の出力用Ｔｒのゲート入力部に抵抗Ｒ１，Ｒ２
を追加したものであり、この場合、高電源電圧領域にお
けるＰ−Ｔｒ３．Ｎ−Ｔｒ５の変化初期における駆動能
力の上昇を制限してさらに雑音を抑えるものである。
の実施例の出力用Ｔｒのゲート入力部に抵抗Ｒ１，Ｒ２
を追加したものであり、この場合、高電源電圧領域にお
けるＰ−Ｔｒ３．Ｎ−Ｔｒ５の変化初期における駆動能
力の上昇を制限してさらに雑音を抑えるものである。
以上説明したように、本発明の回路構成とする事により
、高電源電圧領域での出力回路の動作電流による雑音を
抑え、低電源電圧領域での駆動能力を大きく設定できる
事となり、より高速動作可能な集積回路を実現できる効
果がある。
、高電源電圧領域での出力回路の動作電流による雑音を
抑え、低電源電圧領域での駆動能力を大きく設定できる
事となり、より高速動作可能な集積回路を実現できる効
果がある。
第１図は本発明の一実施例の回路図、第２図（ａ）は信
号電圧の電源電圧依存を示す図、第２図（ｂ）は出力充
放電電流のピーク値変化率ｄＩ／ｄｔの電源電圧依存を
示す図、第３図は本発明の第２の実施例の回路図、第４
図は従来の出力回路の回路図、第５図（ａ）は信号電圧
を示す図、第５図（ｂ）は電流値を示す図である。 １・・・出力用チャネルトランジスタ、２，３．２３・
・・Ｐチャネルトランジスタ、４・・・出力用チャネル
トランジスタ、５，６．２５・・・Ｎチャネルトラジス
タ、７．．８．９．１０・・・インバータ回路、Ｓｌ、
Ｓ２・・・出力用Ｔｒのゲート入力信号、ＤＩ・・・出
力データ内部信号、ＤＯ・・・出力端子、ＣＯ・・・出
力負荷容量、ＩＯ・・・出力充放電電流、Ｒ１，Ｒ２・
・・抵抗素子。
号電圧の電源電圧依存を示す図、第２図（ｂ）は出力充
放電電流のピーク値変化率ｄＩ／ｄｔの電源電圧依存を
示す図、第３図は本発明の第２の実施例の回路図、第４
図は従来の出力回路の回路図、第５図（ａ）は信号電圧
を示す図、第５図（ｂ）は電流値を示す図である。 １・・・出力用チャネルトランジスタ、２，３．２３・
・・Ｐチャネルトランジスタ、４・・・出力用チャネル
トランジスタ、５，６．２５・・・Ｎチャネルトラジス
タ、７．．８．９．１０・・・インバータ回路、Ｓｌ、
Ｓ２・・・出力用Ｔｒのゲート入力信号、ＤＩ・・・出
力データ内部信号、ＤＯ・・・出力端子、ＣＯ・・・出
力負荷容量、ＩＯ・・・出力充放電電流、Ｒ１，Ｒ２・
・・抵抗素子。
Claims (1)
- ソース・ドレイン路が第１の電源と第１の節点間に接続
されゲートに入力信号が印加される第１の一導電型トラ
ンジスタと、ソース・ドレイン路が前記第１の節点と第
２の電源間に接続されゲートに前記入力信号の反転信号
が印加される第２の一導電型トランジスタと、ソース・
ドレイン路が前記第１の電源と第２の節点間に接続され
ゲートに前記入力信号の反転信号が印加される第１の逆
導電型トランジスタと、ソース・ドレイン路が前記第２
の節点と前記第２の電源間に接続されゲートに前記入力
信号が印加される第２の逆導電型トランジスタと、ソー
ス・ドレイン路が前記第１の電源と出力端間に接続され
ゲートが前記第１の節点に接続された第３の一導電型ト
ランジスタと、ソース・ドレイン路が前記出力端と前記
第２の電源管に接続されゲートが前記第２の節点に接続
された第３の逆導電型トランジスタとを有することを特
徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243186A JP2586196B2 (ja) | 1990-09-13 | 1990-09-13 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243186A JP2586196B2 (ja) | 1990-09-13 | 1990-09-13 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04122121A true JPH04122121A (ja) | 1992-04-22 |
| JP2586196B2 JP2586196B2 (ja) | 1997-02-26 |
Family
ID=17100106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243186A Expired - Lifetime JP2586196B2 (ja) | 1990-09-13 | 1990-09-13 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586196B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130869A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
-
1990
- 1990-09-13 JP JP2243186A patent/JP2586196B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130869A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586196B2 (ja) | 1997-02-26 |
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