JPH04122865A - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
- Publication number
- JPH04122865A JPH04122865A JP2244640A JP24464090A JPH04122865A JP H04122865 A JPH04122865 A JP H04122865A JP 2244640 A JP2244640 A JP 2244640A JP 24464090 A JP24464090 A JP 24464090A JP H04122865 A JPH04122865 A JP H04122865A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- analog
- signal
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
半導体集積回路及びその試験方法に係り、詳しくはアナ
ログ回路を含む半導体集積回路であって該アナログ回路
の試験が可能な半導体集積回路及びその試験方法に関し
、 高精度の試験を非常に簡単にかつ短時間に行うことがで
き、アナログ回路の試験の高効率化を図ることを目的と
し、 アナログ回路を含む半導体集積回路において、該アナロ
グ回路のアナログ信号と予め定めた試験用基準信号を入
力し、該アナログ信号と試験用基準信号の大小を比較し
、その比較結果を２値のデジタル信号で出力する試験用
比較回路を設けた構成とした。
ログ回路を含む半導体集積回路であって該アナログ回路
の試験が可能な半導体集積回路及びその試験方法に関し
、 高精度の試験を非常に簡単にかつ短時間に行うことがで
き、アナログ回路の試験の高効率化を図ることを目的と
し、 アナログ回路を含む半導体集積回路において、該アナロ
グ回路のアナログ信号と予め定めた試験用基準信号を入
力し、該アナログ信号と試験用基準信号の大小を比較し
、その比較結果を２値のデジタル信号で出力する試験用
比較回路を設けた構成とした。
［産業上の利用分野］
本発明の半導体集積回路及びその試験方法に係り、詳し
くはアナログ回路を含む半導体集積回路であって該アナ
ログ回路の試験が可能な半導体集積回路及びその試験方
法に関するものである。
くはアナログ回路を含む半導体集積回路であって該アナ
ログ回路の試験が可能な半導体集積回路及びその試験方
法に関するものである。
近年、半導体集積回路においてアナログ回路とデジタル
回路が混在したものが増加している。そして、これら機
能も多様化が進むとともに高精度化も進んでいる。その
ため、アナログ回路を含む半導体集積回路の試験も精度
の高い試験が要求されるとともに短時間に行える試験が
要求される。
回路が混在したものが増加している。そして、これら機
能も多様化が進むとともに高精度化も進んでいる。その
ため、アナログ回路を含む半導体集積回路の試験も精度
の高い試験が要求されるとともに短時間に行える試験が
要求される。
［従来の技術］
従来、アナログ回路とデジタル回路が混在した半導体集
積回路における該アナログ回路の試験は外部信号発生装
置からアナログ信号を半導体集積回路に入力することに
よって行われる。そして、そのアナログ信号に対して出
力されるアナログ出力信号を外部測定装置に入力し、そ
のアナログ出力信号を解析することによって種々の試験
結果を得るようになっている。
積回路における該アナログ回路の試験は外部信号発生装
置からアナログ信号を半導体集積回路に入力することに
よって行われる。そして、そのアナログ信号に対して出
力されるアナログ出力信号を外部測定装置に入力し、そ
のアナログ出力信号を解析することによって種々の試験
結果を得るようになっている。
［発明が解決しようとする課題］
しかしながら、アナログ回路の試験において、アナログ
信号を扱うため、デジタル信号に比較してノイズの影響
を受けやすく精度の良い試験ができなかった。そこで、
外部信号発生装置と半導体集積回路及び半導体集積回路
と外部測定装置とを結ぶテスト用ケーブルにはノイズ対
策として同軸ケーブルやシールド線等を使用するととも
にインピーダンス整合をとる工夫が必要であった。従っ
て、精度の高い試験をするのには非常に熟練した技術を
必要としていた。
信号を扱うため、デジタル信号に比較してノイズの影響
を受けやすく精度の良い試験ができなかった。そこで、
外部信号発生装置と半導体集積回路及び半導体集積回路
と外部測定装置とを結ぶテスト用ケーブルにはノイズ対
策として同軸ケーブルやシールド線等を使用するととも
にインピーダンス整合をとる工夫が必要であった。従っ
て、精度の高い試験をするのには非常に熟練した技術を
必要としていた。
本発明は上記問題点を解決するためになされたものであ
って、その目的は高精度の試験を非常に簡単にかつ短時
間に行うことができ、アナログ回路の試験の高効率化を
図ることができる半導体集積回路及びその試験方法を提
供することにある。
って、その目的は高精度の試験を非常に簡単にかつ短時
間に行うことができ、アナログ回路の試験の高効率化を
図ることができる半導体集積回路及びその試験方法を提
供することにある。
［課題を解決するための手段］
本発明は上記目的を達成するため、アナログ回路を含む
半導体集積回路において、該アナログ回路のアナログ信
号と予め定めた試験用基準信号を入力し、該アナログ信
号と試験用基準信号の大小を比較し、その比較結果を２
値のデジタル信号で出力する試験用比較回路を設けた。
半導体集積回路において、該アナログ回路のアナログ信
号と予め定めた試験用基準信号を入力し、該アナログ信
号と試験用基準信号の大小を比較し、その比較結果を２
値のデジタル信号で出力する試験用比較回路を設けた。
又、アナログ回路は複数個設けられ、各アナログ回路の
アナログ信号は半導体集積回路に設けられた選択回路に
て選択されたアナログ信号のみを試験用比較回路に入力
させることとした。
アナログ信号は半導体集積回路に設けられた選択回路に
て選択されたアナログ信号のみを試験用比較回路に入力
させることとした。
更に、半導体集積回路は、試験モードか否かを設定する
試験モード設定回路が設けられ、その設定回路からの試
験モード信号に基づいて試験用比較回路を比較動作させ
るように構成した。
試験モード設定回路が設けられ、その設定回路からの試
験モード信号に基づいて試験用比較回路を比較動作させ
るように構成した。
そして、試験用比較回路は、複数個設けられそれぞれ異
なるレベルの試験用基準信号を入力することとした。
なるレベルの試験用基準信号を入力することとした。
又、アナログ回路を含む半導体集積回路に該アナログ回
路を試験する試験回路を設け、その試験回路にアナログ
回路からのアナログ信号を入力して該アナログ回路を試
験するようにした。
路を試験する試験回路を設け、その試験回路にアナログ
回路からのアナログ信号を入力して該アナログ回路を試
験するようにした。
［作用］
従って、半導体集積回路におけるアナログ回路からのア
ナログ信号と試験用基準信号との大小を試験用比較回路
によって比較し、その比較結果を２値のデジタル信号に
よって出力する。この２値のデジタル信号の出力時間を
測定することによりアナログ回路が正常に動作するかを
確認することができる。
ナログ信号と試験用基準信号との大小を試験用比較回路
によって比較し、その比較結果を２値のデジタル信号に
よって出力する。この２値のデジタル信号の出力時間を
測定することによりアナログ回路が正常に動作するかを
確認することができる。
又、半導体集積回路に複数設けられたアナログ回路を選
択回路によって選択することにより、選択されたアナロ
グ回路のアナログ信号を試験用比較回路に出力すること
ができ、順次複数のアナログ回路の動作試験を行うこと
ができる。
択回路によって選択することにより、選択されたアナロ
グ回路のアナログ信号を試験用比較回路に出力すること
ができ、順次複数のアナログ回路の動作試験を行うこと
ができる。
更に、試験モード設定回路により、半導体集積回路内の
アナログ回路を試験モードか否かに切り換えることがで
き、試験モード設定回路からの試験モード信号に基づい
て比較用比較回路を比較動作させることができ、半導体
集積回路の不安定な動作を防止しすることができる。
アナログ回路を試験モードか否かに切り換えることがで
き、試験モード設定回路からの試験モード信号に基づい
て比較用比較回路を比較動作させることができ、半導体
集積回路の不安定な動作を防止しすることができる。
又、複数設けられた試験用比較回路の試験用基準信号は
それぞれ異なるレベルとなり、アナログ回路からのアナ
ログ信号と、各試験用比較回路のレベルが異なる試験用
基準信号とを比較し、その比較結果を出力することがで
き、この出力結果に基づいてアナログ回路が正常動作す
るかを確認することができる。
それぞれ異なるレベルとなり、アナログ回路からのアナ
ログ信号と、各試験用比較回路のレベルが異なる試験用
基準信号とを比較し、その比較結果を出力することがで
き、この出力結果に基づいてアナログ回路が正常動作す
るかを確認することができる。
［実施例］
以下、本発明を具体化した半導体集積回路の一実施例を
第１図に従って説明する。
第１図に従って説明する。
チップ１にはｎビットの入力端子Ｄ１．Ｄ２・・・Ｄｎ
（ｎは整数）を備えたデジタル回路としてのデジタル
−アナログ変換器（以下、Ｄ／Ａ変換器という）２と、
試験用比較回路３とが設けられている。前記試験用比較
回路３は本実施例においては２つのコンパレータＣＭ１
、ＣＭ２とから構成されている。
（ｎは整数）を備えたデジタル回路としてのデジタル
−アナログ変換器（以下、Ｄ／Ａ変換器という）２と、
試験用比較回路３とが設けられている。前記試験用比較
回路３は本実施例においては２つのコンパレータＣＭ１
、ＣＭ２とから構成されている。
そして、Ｄ／Ａ変換器２の出力信号Ｖ ＯＵＴはアナロ
グ信号として外部に出力されるとともに、前記試験用比
較回路３におけるコンパレータＣＭＩ。
グ信号として外部に出力されるとともに、前記試験用比
較回路３におけるコンパレータＣＭＩ。
ＣＭ２のプラス端子に入力されるようになっている。
又、前記チップ１には外部回路４か接続され、その外部
回路４は試験用基準信号としての基準電圧ＴＡ１、ＴＡ
２をコンパレータＣＭ１、ＣＭ２に入力するとともに、
Ｄ／Ａ変換器２がら出力されるアナログ信号源となる基
準電圧ＶＲＮ及び最大電圧ＶＲＰを該Ｄ／Ａ変換器２に
対して印加する。前記外部回路４には抵抗回路５が設け
られ、本実施例においては６個の抵抗Ｒ１〜Ｒ６によっ
て構成されている。
回路４は試験用基準信号としての基準電圧ＴＡ１、ＴＡ
２をコンパレータＣＭ１、ＣＭ２に入力するとともに、
Ｄ／Ａ変換器２がら出力されるアナログ信号源となる基
準電圧ＶＲＮ及び最大電圧ＶＲＰを該Ｄ／Ａ変換器２に
対して印加する。前記外部回路４には抵抗回路５が設け
られ、本実施例においては６個の抵抗Ｒ１〜Ｒ６によっ
て構成されている。
そして、前記抵抗回路５における各ノードＮ１には電源
電圧Ｖ１の正極側が接続されるとともに、ノードＮ７に
は電源電圧ｖ２の正極側が接続されている。又、前記ノ
ードＮｌは前記試験用比較回路３におけるコンパレータ
ＣＭＩのマイナス端子に接続され、コンパレータＣＭＩ
に前記基準電圧ＴＡＩが入力されるようになっている。
電圧Ｖ１の正極側が接続されるとともに、ノードＮ７に
は電源電圧ｖ２の正極側が接続されている。又、前記ノ
ードＮｌは前記試験用比較回路３におけるコンパレータ
ＣＭＩのマイナス端子に接続され、コンパレータＣＭＩ
に前記基準電圧ＴＡＩが入力されるようになっている。
更に、抵抗回路５のノードＮ３はコンパレータＣＭ２の
マイナス端子に接続され、コンパレータＣＭ２に基準電
圧ＴＡ２が入力されるようになっている。
マイナス端子に接続され、コンパレータＣＭ２に基準電
圧ＴＡ２が入力されるようになっている。
従って、コンパレータＣＭＩのプラス端子に基準電圧Ｔ
ＡＩを越える信号が入力されたとき、該コンパレータＣ
Ｍ１の出力端子からはＨレベルの出力信号ＴＤＩが出力
される。又、コンパレータＣＭ２のプラス端子に基準電
圧ＴＡ２を越える信号が入力されたとき、該コンパレー
タＣＭ２の出力端子からはＨレベルの出力信号ＴＤ２が
出力される。
ＡＩを越える信号が入力されたとき、該コンパレータＣ
Ｍ１の出力端子からはＨレベルの出力信号ＴＤＩが出力
される。又、コンパレータＣＭ２のプラス端子に基準電
圧ＴＡ２を越える信号が入力されたとき、該コンパレー
タＣＭ２の出力端子からはＨレベルの出力信号ＴＤ２が
出力される。
そして、抵抗回路５のノードＮ２．Ｎ５は前記Ｄ／Ａ変
換器２に接続されている。つまり、抵抗回路５における
ノードＮ５の電位が基準電圧ＶＲＮとしてＤ／Ａ変換器
２に入力されるとともに、ノードＮ２の電位が最大電圧
ＶＲＰ−とじてＤ／Ａ変換器２に入力されている。
換器２に接続されている。つまり、抵抗回路５における
ノードＮ５の電位が基準電圧ＶＲＮとしてＤ／Ａ変換器
２に入力されるとともに、ノードＮ２の電位が最大電圧
ＶＲＰ−とじてＤ／Ａ変換器２に入力されている。
又、Ｄ／Ａ変換器２に入力される最大電圧ＶＲＰは試験
用比較回路３におけるコンパレータＣＭ１のマイナス端
子に入力される基準電圧ＴＡＩに比べ抵抗Ｒ１の電圧降
下分、即ちΔＶ１分だけ低くなっているとともに、コン
パレータＣＭ２のマイナス端子に入力される基準電圧Ｔ
Ａ２に比べ抵抗Ｒ２の電圧降下分、即ちΔＶ２分だけ高
くなっている。
用比較回路３におけるコンパレータＣＭ１のマイナス端
子に入力される基準電圧ＴＡＩに比べ抵抗Ｒ１の電圧降
下分、即ちΔＶ１分だけ低くなっているとともに、コン
パレータＣＭ２のマイナス端子に入力される基準電圧Ｔ
Ａ２に比べ抵抗Ｒ２の電圧降下分、即ちΔＶ２分だけ高
くなっている。
次に、上記のように構成された半導体集積回路の作用に
ついて説明する。
ついて説明する。
例えば、Ｄ／Ａ変換器２の出力信号Ｖ ＯＵＴが予め決
められた時間で正常に立ち上がるがを試験（セトリング
試験）する場合について説明する。
められた時間で正常に立ち上がるがを試験（セトリング
試験）する場合について説明する。
第２図に示すように、Ｄ／Ａ変換器２の全ての入力端子
Ｄ１〜ＤｎにＬレベルのデジタル入力されている状態で
、時間ｔ１において該Ｄ／Ａ変換器２の全ての入力端子
Ｄ１〜ＤｎにＨレベルのデジタル入力を行う。すると、
Ｄ／Ａ＆換器２の出力信号Ｖ ＯＵＴは基準電圧ＶＲＮ
から立ち上がり最大電圧ＶＲＰを出力する。このとき、
出力信号ＶｏＵＴの上昇によりコンパレータＣＭ２の基
準電圧ＴＡ２を越えるので、コンパレータＣＭ２からＨ
レベルの出力信号ＴＤ２が出力される。
Ｄ１〜ＤｎにＬレベルのデジタル入力されている状態で
、時間ｔ１において該Ｄ／Ａ変換器２の全ての入力端子
Ｄ１〜ＤｎにＨレベルのデジタル入力を行う。すると、
Ｄ／Ａ＆換器２の出力信号Ｖ ＯＵＴは基準電圧ＶＲＮ
から立ち上がり最大電圧ＶＲＰを出力する。このとき、
出力信号ＶｏＵＴの上昇によりコンパレータＣＭ２の基
準電圧ＴＡ２を越えるので、コンパレータＣＭ２からＨ
レベルの出力信号ＴＤ２が出力される。
更に、Ｄ／Ａ変換器２の出力信号Ｖ ＯＵＴは最大電圧
ＶＲＰを越えてオーバーシュートし、コンパレータＣＭ
Ｉの基準電圧ＴＡＩを越えるため、コンパレータＣＭＩ
からＨレベルの出力信号ＴＤＩが出力される。オーバー
シュートした出力信号ＶＯＵＴは最大電圧ＶＲＰに安定
しようとするため、出力信号Ｖ ＯＵＴは降下し、コン
パレータＣＭＩの基準電圧ＴＡ１以下となるので、コン
パレータＣＭ１からＬレベルの出力信号ＴＤＩが出力さ
れる。
ＶＲＰを越えてオーバーシュートし、コンパレータＣＭ
Ｉの基準電圧ＴＡＩを越えるため、コンパレータＣＭＩ
からＨレベルの出力信号ＴＤＩが出力される。オーバー
シュートした出力信号ＶＯＵＴは最大電圧ＶＲＰに安定
しようとするため、出力信号Ｖ ＯＵＴは降下し、コン
パレータＣＭＩの基準電圧ＴＡ１以下となるので、コン
パレータＣＭ１からＬレベルの出力信号ＴＤＩが出力さ
れる。
そして、Ｄ／Ａ変換器２からの出力信号Ｖ ０ＬＩＴは
やがて最大電圧ＶＲＰとなるレベルに安定する。
やがて最大電圧ＶＲＰとなるレベルに安定する。
一方、コンパレータＣＭＩからＬレベルの出力信号ＴＤ
Ｉが出力されたときの時間を１２とし、時間ｔ１〜ｔ２
の時間をセトリング時間Ｔとする。
Ｉが出力されたときの時間を１２とし、時間ｔ１〜ｔ２
の時間をセトリング時間Ｔとする。
そして、このセトリング時間Ｔが予め設計の時に決めら
れた期待時間と一致すればＤ／Ａ変換器２が正常に動作
すると判定することができる。反対に、このセトリング
時間Ｔが設計によって決められた時間と異なる場合には
Ｄ／Ａ変換器２が正常に動作しないと判定することがで
きる。
れた期待時間と一致すればＤ／Ａ変換器２が正常に動作
すると判定することができる。反対に、このセトリング
時間Ｔが設計によって決められた時間と異なる場合には
Ｄ／Ａ変換器２が正常に動作しないと判定することがで
きる。
この結果、Ｄ／Ａ変換器２の試験をデジタル信号によっ
て試験を行うことができるため、デジタル信号は外部ノ
イズによる影響が少なく、高速試験を可能にすることが
できる。従って、Ｄ／Ａ変換器２の試験を高精度行うこ
とができると共に、非常に簡単にかつ短時間に行うこと
ができ、Ｄ／Ａ変換器２の試験の高効率化を図ることが
できる。
て試験を行うことができるため、デジタル信号は外部ノ
イズによる影響が少なく、高速試験を可能にすることが
できる。従って、Ｄ／Ａ変換器２の試験を高精度行うこ
とができると共に、非常に簡単にかつ短時間に行うこと
ができ、Ｄ／Ａ変換器２の試験の高効率化を図ることが
できる。
又、時間ｔ１からコンパレータＣＭ２がＨレベルの出力
信号ＴＤ２を出力するまでの時間を測定し、出力信号Ｖ
ＯＵＴの立ち上がり時間が設計にて決めた時間と一致
するかを確認することもできる。
信号ＴＤ２を出力するまでの時間を測定し、出力信号Ｖ
ＯＵＴの立ち上がり時間が設計にて決めた時間と一致
するかを確認することもできる。
更に、切り換えスイッチＳＷ１、ＳＷ２を切り換えると
、基準電圧ＴＡＩは基準電圧ＶＲＮよりΔＶｌ高く、基
準電圧ＴＡ２は基準電圧ＶＲＮよりΔＶ２低くなる。そ
して、入力端子Ｄ１〜ＤｎにＨレベルのデジタルが入力
された状態で、全ての入力端子Ｄ１〜ＤｎにＬレベルの
デジタルを入力する。すると、出力信号Ｖ ＯＵＴが立
ち下がり試験用比較回路３における各コンパレータＣＭ
Ｉ。
、基準電圧ＴＡＩは基準電圧ＶＲＮよりΔＶｌ高く、基
準電圧ＴＡ２は基準電圧ＶＲＮよりΔＶ２低くなる。そ
して、入力端子Ｄ１〜ＤｎにＨレベルのデジタルが入力
された状態で、全ての入力端子Ｄ１〜ＤｎにＬレベルの
デジタルを入力する。すると、出力信号Ｖ ＯＵＴが立
ち下がり試験用比較回路３における各コンパレータＣＭ
Ｉ。
ＣＭ２から出力信号ＴＤ１、ＴＤ２が出力される。
従って、切り換えスイッチＳＷ１、ＳＷ２の切り換えに
より、出力信号Ｖ ＯＵＴの立ち下がりのときの、セト
リング試験を行うことができる。
より、出力信号Ｖ ＯＵＴの立ち下がりのときの、セト
リング試験を行うことができる。
尚、本実施例においては外部回路４とＤ／Ａ変換器２を
別々に構成したが、外部回路４をＤ／Ａ変換器２の内部
に設けることも可能である。
別々に構成したが、外部回路４をＤ／Ａ変換器２の内部
に設けることも可能である。
次に、本発明の別例を第３図に基づいて説明する。尚、
前記実施例と同一の構成に付いては同一番号を付して説
明を省略する。
前記実施例と同一の構成に付いては同一番号を付して説
明を省略する。
この別例は、チップ１上に多数のアナログ回路Ｂ１〜Ｂ
４が設けられたとことが前記実施例と異なる。又、各ア
ナログ回路Ｂ１〜Ｂ４の出力端子Ｖ ０ＩＪＴＩ〜Ｖ
０ＵＴ４は選択回路としてのスイッチｓｗ１〜ＳＷ４、
接続線６を介して試験用比較回路３におけるコンパレー
タＣＭ１、ＣＭ２のプラス端子にそれぞれ接続されてい
る。
４が設けられたとことが前記実施例と異なる。又、各ア
ナログ回路Ｂ１〜Ｂ４の出力端子Ｖ ０ＩＪＴＩ〜Ｖ
０ＵＴ４は選択回路としてのスイッチｓｗ１〜ＳＷ４、
接続線６を介して試験用比較回路３におけるコンパレー
タＣＭ１、ＣＭ２のプラス端子にそれぞれ接続されてい
る。
そして、前記各スイッチ５ＷＩ−８Ｗ４は例えばＭＯＳ
）ランジスタによって構成され、チップ１に設けられた
制御部７によってオン・オフ制御されるようになってい
る。この制御部７は外部テストモード信号により制御さ
れるようになっている。更に、前記接続線６は制御部７
により制御されるＭＯＳトランジスタよりなるスイッチ
ＳＷ５にて接地されるようになっており、各アナログ回
路Ｂ１〜Ｂ４の試験を行わない場合にはオン状態となっ
ている。
）ランジスタによって構成され、チップ１に設けられた
制御部７によってオン・オフ制御されるようになってい
る。この制御部７は外部テストモード信号により制御さ
れるようになっている。更に、前記接続線６は制御部７
により制御されるＭＯＳトランジスタよりなるスイッチ
ＳＷ５にて接地されるようになっており、各アナログ回
路Ｂ１〜Ｂ４の試験を行わない場合にはオン状態となっ
ている。
又、前記試験用比較回路３におけるコンパレータＣＭ１
、ＣＭ２のマイナス端子には前記実施例と同様の基準電
圧ＴＡ１、ＴＡ２が適宜変更されて入力されている。つ
まり、基準電圧ＴＡＩは各アナログ回路Ｂ１〜Ｂ４の出
力信号Ｖ ０ＵＴＩ〜ＶＯＵＴ４に応じて最大電圧ＶＲ
ＰよりΔＶｌだけ高く、基準電圧ＴＡ２は各アナログ回
路Ｂ１〜Ｂ４の出力信号ＶＯＵＴＩ〜Ｖ ０ＵＴ４に応
じて最大電圧ＶＲＰよりΔｖ２だけ低くなっている。
従って、チップ１上に多数設けられたアナログ回路Ｂ１
〜Ｂ４を試験する場合、制御部７によりスイッチＳＷ５
をオフして接続線６の接地を解除する。そして、制御部
７により試験したいアナログ回路Ｂ１〜Ｂ４を１つ選択
してその出力信号Ｖ ０ＵＴＩ〜Ｖ ０ＵＴ４が試験用
比較回路３に入力されるようにスイッチＳＷ１〜ＳＷ４
をオンさせる。
、ＣＭ２のマイナス端子には前記実施例と同様の基準電
圧ＴＡ１、ＴＡ２が適宜変更されて入力されている。つ
まり、基準電圧ＴＡＩは各アナログ回路Ｂ１〜Ｂ４の出
力信号Ｖ ０ＵＴＩ〜ＶＯＵＴ４に応じて最大電圧ＶＲ
ＰよりΔＶｌだけ高く、基準電圧ＴＡ２は各アナログ回
路Ｂ１〜Ｂ４の出力信号ＶＯＵＴＩ〜Ｖ ０ＵＴ４に応
じて最大電圧ＶＲＰよりΔｖ２だけ低くなっている。
従って、チップ１上に多数設けられたアナログ回路Ｂ１
〜Ｂ４を試験する場合、制御部７によりスイッチＳＷ５
をオフして接続線６の接地を解除する。そして、制御部
７により試験したいアナログ回路Ｂ１〜Ｂ４を１つ選択
してその出力信号Ｖ ０ＵＴＩ〜Ｖ ０ＵＴ４が試験用
比較回路３に入力されるようにスイッチＳＷ１〜ＳＷ４
をオンさせる。
例えば、アナログ回路Ｂ１の試験を行う場合、制御部７
によってスイッチＳＷＩをオンさせ、出力信号Ｖ ０Ｕ
ＴＩを試験用比較回路３に入力可能な状態にする。そし
て、前記実施例と同様に第２図に示すように時間ｔ１に
おいて、アナログ回路Ｂｌから最大電圧ＶＲＰとなる出
力信号ＶＯＵＴＩを出力させると、前記実施例と同様に
セトリング時間の試験が行える。
によってスイッチＳＷＩをオンさせ、出力信号Ｖ ０Ｕ
ＴＩを試験用比較回路３に入力可能な状態にする。そし
て、前記実施例と同様に第２図に示すように時間ｔ１に
おいて、アナログ回路Ｂｌから最大電圧ＶＲＰとなる出
力信号ＶＯＵＴＩを出力させると、前記実施例と同様に
セトリング時間の試験が行える。
次に、アナログ回路Ｂ２を試験する場合には、制御部７
によりスイッチＳＷＩをオフした後、スイッチＳＷ２を
オンさせて上記と同様の手順にて行う。
によりスイッチＳＷＩをオフした後、スイッチＳＷ２を
オンさせて上記と同様の手順にて行う。
この結果、スイッチＳＷ１〜ＳＷ４の切り換えによって
各アナログ回路Ｂ１〜Ｂ４の試験を容易に行うことがで
きる。
各アナログ回路Ｂ１〜Ｂ４の試験を容易に行うことがで
きる。
尚、最後のアナログ回路Ｂ４まで試験を行った後、制御
部７により各スイッチ５ＷＩ−８Ｗ４をオフし、スイッ
チＳＷ５をオン状態にしておく。
部７により各スイッチ５ＷＩ−８Ｗ４をオフし、スイッ
チＳＷ５をオン状態にしておく。
これにより、接続線６に侵入する外部信号等の影響によ
るノイズを無くすことができるので、試験用比較回路３
のコンパレータＣＭ１、ＣＭ２の動作を安定させること
ができる。この結果、半導体集積回路全体の消費電力を
安定させることができる。
るノイズを無くすことができるので、試験用比較回路３
のコンパレータＣＭ１、ＣＭ２の動作を安定させること
ができる。この結果、半導体集積回路全体の消費電力を
安定させることができる。
尚、本発明は前記実施例に限定されるものではなく、例
えば前記実施例ではセトリング時間Ｔの試験について説
明したが、それ以外の試験、例えば立ち下がり時間や、
立ち上がり時間の測定等、各種試験を実施してもよい。
えば前記実施例ではセトリング時間Ｔの試験について説
明したが、それ以外の試験、例えば立ち下がり時間や、
立ち上がり時間の測定等、各種試験を実施してもよい。
又、前記本実施例においては試験用比較回路３のコンパ
レータＣＭ１、ＣＭ２に入力する基準電圧ＴＡ１、ＴＡ
２を直流電圧としたが、それぞれ異なったレベルの交流
波形を基準電圧ＴＡ１、ＴＡ２として入力して各種の試
験を行うことも可能である。
レータＣＭ１、ＣＭ２に入力する基準電圧ＴＡ１、ＴＡ
２を直流電圧としたが、それぞれ異なったレベルの交流
波形を基準電圧ＴＡ１、ＴＡ２として入力して各種の試
験を行うことも可能である。
更に、本発明においては基準電圧を適宜変更し、２つの
コンパレータＣＭ１、ＣＭ２を使用して各Ｄ／Ａ変換器
２、アナログ回路Ｂ１〜Ｂ４の試験を行ったが、コンパ
レータは必要に応じて複数設けたり、１つのコンパレー
タによって試験を行ってもよい。
コンパレータＣＭ１、ＣＭ２を使用して各Ｄ／Ａ変換器
２、アナログ回路Ｂ１〜Ｂ４の試験を行ったが、コンパ
レータは必要に応じて複数設けたり、１つのコンパレー
タによって試験を行ってもよい。
［発明の効果］
以上詳述したように、本発明は高精度の試験を非常に簡
単にかつ短時間に行うことができ、アナログ回路の試験
の高効率化を図ることができる優れた効果を有する。
単にかつ短時間に行うことができ、アナログ回路の試験
の高効率化を図ることができる優れた効果を有する。
第１図は本発明を具体化した半導体集積回路の電気回路
図、 第２図は半導体集積回路の動作特性図、第３図は本発明
の別例を示すブロック図である。 図において、 ２はアナログ回路としてのＤ／Ａ変換器、３は試験用比
較回路、 ＳＷＩ〜ＳＷ４は選択回路としてのスイッチ、ＳＷ５は
試験モード設定回路としてのスイッチ、ＴＡ１、ＴＡ２
は試験用基準信号としての基準電圧である。
図、 第２図は半導体集積回路の動作特性図、第３図は本発明
の別例を示すブロック図である。 図において、 ２はアナログ回路としてのＤ／Ａ変換器、３は試験用比
較回路、 ＳＷＩ〜ＳＷ４は選択回路としてのスイッチ、ＳＷ５は
試験モード設定回路としてのスイッチ、ＴＡ１、ＴＡ２
は試験用基準信号としての基準電圧である。
Claims (1)
- 【特許請求の範囲】 １、アナログ回路（２）を含む半導体集積回路において
、 該アナログ回路（２）のアナログ信号と予め定めた試験
用基準信号（ＴＡ１、ＴＡ２）を入力し、該アナログ信
号と試験用基準信号（ＴＡ１、ＴＡ２）の大小を比較し
、その比較結果を２値のデジタル信号で出力する試験用
比較回路（３）を設けたことを特徴とする半導体集積回
路。 ２、請求項１に記載のアナログ回路（２）は複数個設け
られ、各アナログ回路（２）のアナログ信号は半導体集
積回路に設けられた選択回路（ＳＷ１〜ＳＷ４）にて選
択されたアナログ信号のみを試験用比較回路（３）に入
力させることを特徴とする半導体集積回路。 ３、請求項１に記載の半導体集積回路は、試験モードか
否かを設定する試験モード設定回路（ＳＷ５）が設けら
れ、その設定回路（ＳＷ５）からの試験モード信号に基
づいて試験用比較回路（３）により比較動作をさせるよ
うにしたことを特徴とする半導体集積回路。 ４、請求項１又は２に記載の試験用比較回路（３）は、
複数個設けられそれぞれ異なるレベルの試験用基準信号
（ＴＡ１、ＴＡ２）を入力することを特徴とする半導体
集積回路。 ５、アナログ回路を含む半導体集積回路に該アナログ回
路を試験する試験回路を設け、その試験回路にアナログ
回路からのアナログ信号と、外部からの試験用基準信号
とを入力し、その試験用基準信号のレベル範囲内にアナ
ログ信号のレベルがあるか否かをデジタル信号で判定す
るようにしたことを特徴とする半導体集積回路の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2244640A JPH04122865A (ja) | 1990-09-14 | 1990-09-14 | 半導体集積回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2244640A JPH04122865A (ja) | 1990-09-14 | 1990-09-14 | 半導体集積回路及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122865A true JPH04122865A (ja) | 1992-04-23 |
Family
ID=17121759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2244640A Pending JPH04122865A (ja) | 1990-09-14 | 1990-09-14 | 半導体集積回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152387A (ja) * | 2015-02-19 | 2016-08-22 | 株式会社ニューフレアテクノロジー | 電子線描画装置 |
| JP2020160410A (ja) * | 2019-03-28 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 表示ドライバ及び半導体装置 |
-
1990
- 1990-09-14 JP JP2244640A patent/JPH04122865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152387A (ja) * | 2015-02-19 | 2016-08-22 | 株式会社ニューフレアテクノロジー | 電子線描画装置 |
| JP2020160410A (ja) * | 2019-03-28 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 表示ドライバ及び半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6940271B2 (en) | Pin electronics interface circuit | |
| US6118293A (en) | High resolution (quiescent) supply current system (IDD monitor) | |
| JPS60100066A (ja) | 電子回路の自動化テストをモニタする方法及び装置 | |
| KR19990067608A (ko) | 가변전압 컴포넌트 검사장치 | |
| US6894501B1 (en) | Selecting multiple settings for an integrated circuit function using a single integrated circuit terminal | |
| US6566857B1 (en) | Testing of digital-to-analog converters | |
| EP3588113B1 (en) | On-chip trimming circuit and method therefor | |
| US5373292A (en) | Integration type D-A/A-D Conversion apparatus capable of shortening conversion processing time | |
| US5661481A (en) | A/D converter using resistor ladder network and method of testing the same | |
| US20070043987A1 (en) | Configurable voltage regulator | |
| EP1877806A1 (en) | Supply voltage monitoring | |
| WO1988007204A1 (en) | Tri-state circuit tester | |
| KR100794862B1 (ko) | 집적 테스트 회로를 포함하는 디지털-아날로그 컨버터 | |
| JPH04122865A (ja) | 半導体集積回路及びその試験方法 | |
| US7477179B2 (en) | Successive approximation A/D converter comparing analog input voltage to reference voltages | |
| US7737774B2 (en) | Electronic circuit with compensation of intrinsic offset of differential pairs | |
| US5359237A (en) | DC level generator | |
| JPH0943284A (ja) | Ｉｃテストシステムにおけるｄｕｔ電源ピンのバイパス容量測定装置及びバイパス容量開閉スイッチのコンタクトチェック装置 | |
| US20030001608A1 (en) | Vddq integrated circuit testing system and method | |
| US5657019A (en) | Analog to digital converter | |
| CN116859223B (zh) | 针对vi源的在线自检方法、电路及vi源 | |
| JPH07183346A (ja) | 半導体テスト装置 | |
| KR20040063429A (ko) | 스큐 측정 장치 및 방법 | |
| JPH04120912A (ja) | 多チャンネルデジタル―アナログ変換器及びその試験方法 | |
| JP2723688B2 (ja) | 半導体集積回路の周波数特性測定装置 |