JPH04123459A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04123459A JPH04123459A JP24501590A JP24501590A JPH04123459A JP H04123459 A JPH04123459 A JP H04123459A JP 24501590 A JP24501590 A JP 24501590A JP 24501590 A JP24501590 A JP 24501590A JP H04123459 A JPH04123459 A JP H04123459A
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- Japan
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- insulating film
- wiring
- semiconductor device
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- film
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置およびその製造方法に関するも
ので、特に配線間に堆積する絶縁膜に関するものである
。
ので、特に配線間に堆積する絶縁膜に関するものである
。
半導体装置は、通常、半導体基板上に素子が形成された
後、素子表面部に絶縁膜が被覆されており、さらに、放
射線対策として絶縁膜上をポリイミドで被覆している。
後、素子表面部に絶縁膜が被覆されており、さらに、放
射線対策として絶縁膜上をポリイミドで被覆している。
第２図はこのような従来のポリイミドで被覆された半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
この図において、１は素子が形成された半導体基板、２
は第１の絶縁膜、３はこの第１の絶縁膜２の上に形成さ
れた配線、４はこの配線３の形成後に堆積された第２の
絶縁膜、５はこの第２の絶縁膜４の上に被覆されたポリ
イミドである。
は第１の絶縁膜、３はこの第１の絶縁膜２の上に形成さ
れた配線、４はこの配線３の形成後に堆積された第２の
絶縁膜、５はこの第２の絶縁膜４の上に被覆されたポリ
イミドである。
以下、従来の半導体装置の第２の絶縁膜４の形成方法の
部分を主体にして概説する。なお、配線３としては、多
結晶シリコン配線、高融点金属シリサイド配線、高融点
金属配線、アルミ配線などが一般的である。ここでは、
配ｓ３がアルミ配線である場合について説明する。また
、形成する素子としては、ＤＲＡＭ素子である場合につ
いて説明する。
部分を主体にして概説する。なお、配線３としては、多
結晶シリコン配線、高融点金属シリサイド配線、高融点
金属配線、アルミ配線などが一般的である。ここでは、
配ｓ３がアルミ配線である場合について説明する。また
、形成する素子としては、ＤＲＡＭ素子である場合につ
いて説明する。
素子が形成された半導体基板１の全面に第１の絶ｔｓ膜
２を堆積した後、所望の部分にコノタクト孔（図示せず
）を開孔する。次に、ビット線として、配線３であるア
ルミ配線を形成する。配線３上に、例えばシラノ（Ｓｉ
Ｈ４）と窒素（Ｎ２）やアンモニア（ＮＨ３）を用い、
プラズマを用いた化学気相成長法により、第２の絶縁Ｗ
＃、４であるシリコン窒化膜を配Ｉｊ３の厚さより薄く
堆積する。
２を堆積した後、所望の部分にコノタクト孔（図示せず
）を開孔する。次に、ビット線として、配線３であるア
ルミ配線を形成する。配線３上に、例えばシラノ（Ｓｉ
Ｈ４）と窒素（Ｎ２）やアンモニア（ＮＨ３）を用い、
プラズマを用いた化学気相成長法により、第２の絶縁Ｗ
＃、４であるシリコン窒化膜を配Ｉｊ３の厚さより薄く
堆積する。
次に、第２の絶縁膜４上の全面にポＩＪ（Ｅド５を堆積
する。
する。
従来の半導体装置は以上のように構成されているので、
誘電率の高いシリコン窒化膜およびポリイミドが配線間
に存在するため、配線間容量が大きく、ビット線の信号
伝搬スピードを低下させていた。
誘電率の高いシリコン窒化膜およびポリイミドが配線間
に存在するため、配線間容量が大きく、ビット線の信号
伝搬スピードを低下させていた。
この発明は、上記のような問題点を解法するためになさ
れたもので、誘電率の高いシリコン窒化膜およびポリイ
ミドによるビット線の信号伝搬スピードの低下をなくし
たことができる半導体装置およびその製造方法を得るこ
とを目的とする。
れたもので、誘電率の高いシリコン窒化膜およびポリイ
ミドによるビット線の信号伝搬スピードの低下をなくし
たことができる半導体装置およびその製造方法を得るこ
とを目的とする。
この発明に係る請求項（１）の半導体装置は、第２の絶
縁膜の配線間の部分に「す」が存在するようにしたもの
である。
縁膜の配線間の部分に「す」が存在するようにしたもの
である。
また、この発明の請求項（２）の半導体装置の製造方法
は、配線上に第２の絶縁膜としてシリコン酸化膜を堆積
させろとともに、このシリコノ酸化膜の堆積時の成長条
件を適切に選択することにより、配線間に「す」が存在
するように成長させるものである。
は、配線上に第２の絶縁膜としてシリコン酸化膜を堆積
させろとともに、このシリコノ酸化膜の堆積時の成長条
件を適切に選択することにより、配線間に「す」が存在
するように成長させるものである。
この発明の請求項（１），（２＋に記載の発明において
は、配線上に形成される第２の絶縁膜の配線間の部分に
「す」を存在させることにより、配線間容量が小さくな
ることがらビット線の信号伝搬スビドがはやくなる。
は、配線上に形成される第２の絶縁膜の配線間の部分に
「す」を存在させることにより、配線間容量が小さくな
ることがらビット線の信号伝搬スビドがはやくなる。
以下、この発明の一実施例を第１図について説明する。
第１図において、１は素子が形成された半導体基板、２
はこの素子上に形成された第１の絶縁膜、３はこの第１
の絶縁膜２の上に形成された配線、４はこの配ｓ３の形
成後に堆積された第２の絶縁膜、５はこの第２の絶縁膜
４の上に被覆されたポリイミド、６は前記第２の絶縁Ｗ
４の形成時に形成された「す」 （空洞、気体塊）であ
る。
はこの素子上に形成された第１の絶縁膜、３はこの第１
の絶縁膜２の上に形成された配線、４はこの配ｓ３の形
成後に堆積された第２の絶縁膜、５はこの第２の絶縁膜
４の上に被覆されたポリイミド、６は前記第２の絶縁Ｗ
４の形成時に形成された「す」 （空洞、気体塊）であ
る。
以下、第１図に示すこの発明の一実施例の半導体装置の
第２の絶縁膜４の形成方法の部分を主体に説明する。な
お、配線３としては、従来技術の説明の場合と同様に、
アルミ配線である場合について述べる。また、形成する
素子としては、同様にＤＲＡＭ素子である場合について
述べる。
第２の絶縁膜４の形成方法の部分を主体に説明する。な
お、配線３としては、従来技術の説明の場合と同様に、
アルミ配線である場合について述べる。また、形成する
素子としては、同様にＤＲＡＭ素子である場合について
述べる。
素子が形成された半導体基板１の全面に第１の絶縁膜２
を堆積した後、所望の部分にコノタクト孔（図示せず）
を開孔する。次に、ビット線として配＄３であるアルミ
配線を形成する。その後、配、１！３上に、例えばシラ
ン（ＳｉＨ，）と酸素（０２）または亜酸化窒素ガス（
Ｎ２０）を用い、熱またはプラズマを用いた化学気相成
長法により第２の絶縁膜４としてシリコノ酸化膜を堆積
する。この堆積時の成長条件を適切にとることにより、
「す」６を形成する。次に、第２の絶縁膜４上の全面に
ポリイミド５を堆積する。
を堆積した後、所望の部分にコノタクト孔（図示せず）
を開孔する。次に、ビット線として配＄３であるアルミ
配線を形成する。その後、配、１！３上に、例えばシラ
ン（ＳｉＨ，）と酸素（０２）または亜酸化窒素ガス（
Ｎ２０）を用い、熱またはプラズマを用いた化学気相成
長法により第２の絶縁膜４としてシリコノ酸化膜を堆積
する。この堆積時の成長条件を適切にとることにより、
「す」６を形成する。次に、第２の絶縁膜４上の全面に
ポリイミド５を堆積する。
次に、「す」の形成方法について説明する。
「す」の形成には■熱を用いたＣＶＤの場合と、■プラ
ズマを用いたＣＶＤの場合とがある。
ズマを用いたＣＶＤの場合とがある。
■の場合、
生成温度 ４００℃
デボ速度 １００〜２００λ／分ＳｉＨ，１
０□流量比 １： ２０ ■の場合、 生成温度 ３００℃ デボ速度 ２００〜４００λ／分５ｉＨ４１
０□流量比 １： ２０ なお、■、■とも配線３間の間隔ａと、配線３の厚きｂ
の関係が一！！−＝０．５程度となる形状の場合に「す
」が形成できる。
０□流量比 １： ２０ ■の場合、 生成温度 ３００℃ デボ速度 ２００〜４００λ／分５ｉＨ４１
０□流量比 １： ２０ なお、■、■とも配線３間の間隔ａと、配線３の厚きｂ
の関係が一！！−＝０．５程度となる形状の場合に「す
」が形成できる。
以上説明したように、請求項ｆｌ）、 （２１に記載の
発明は、第２の絶縁膜に誘電率の低いンリコシ酸化膜を
用いるとともに、配線間に［すＪ （空洞、気体塊）を
存在させることにより、配線間容量を小さくすることが
でき、ビット線の信号伝搬スピードをはやくする効果が
ある。
発明は、第２の絶縁膜に誘電率の低いンリコシ酸化膜を
用いるとともに、配線間に［すＪ （空洞、気体塊）を
存在させることにより、配線間容量を小さくすることが
でき、ビット線の信号伝搬スピードをはやくする効果が
ある。
第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図は従来の半導体装置を示す断面図である。 図において、１は半導体基板、２は第１の絶縁膜、３は
配線、４は第２の絶縁膜、５はポリイミド、６は「す」
である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 １ヨ
面図、第２図は従来の半導体装置を示す断面図である。 図において、１は半導体基板、２は第１の絶縁膜、３は
配線、４は第２の絶縁膜、５はポリイミド、６は「す」
である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 １ヨ
Claims (2)
- （１）半導体素子の形成された半導体基板上に第１の絶
縁膜を介して配線を設け、その上を第２の絶縁膜で覆っ
た半導体装置において、前記第２の絶縁膜の配線間に堆
積する部分に「す」を有することを特徴とする半導体装
置。 - （２）半導体素子の形成された半導体基板上に第１の絶
縁膜を形成し、この第１の絶縁膜上に配線を形成し、そ
の後、前記配線上に第２の絶縁膜であるシリコン酸化膜
を化学気相成長法により、前記配線間に「す」が形成さ
れる堆積時の成長条件を選ぶことによって堆積すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24501590A JPH04123459A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24501590A JPH04123459A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04123459A true JPH04123459A (ja) | 1992-04-23 |
Family
ID=17127308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24501590A Pending JPH04123459A (ja) | 1990-09-13 | 1990-09-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04123459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579233B2 (en) | 2004-12-31 | 2009-08-25 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing parasitic capacitance between bit lines and semiconductor device fabricated thereby |
-
1990
- 1990-09-13 JP JP24501590A patent/JPH04123459A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579233B2 (en) | 2004-12-31 | 2009-08-25 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing parasitic capacitance between bit lines and semiconductor device fabricated thereby |
| US8022455B2 (en) | 2004-12-31 | 2011-09-20 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing parasitic capacitance between bit lines and semiconductor device fabricated thereby |
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