JPH04123518A - フェイルセーフ受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、コンパレータを使用した差動入力型ディジタ
ル信号受信回路に適用される過電圧の発生を防止したフ
ェイルセーフ受信回路に関する。

［従来の技術］ 従来のコンパレータを使用した差動型ディジタル信号受
信回路は、第２図に示すように、正負の入力端間に、ラ
イン間抵抗１７のみしか介在されておらず、従って、う
・イン間抵抗１７が開放故障した場合に、最大で電源電
圧レベルの電圧が入力端に発生する。

このようなことから、高信頼性が要求される、例えば宇
宙船（ＮＡＳＡスペースシャトル等）に搭載する電気電
子機器に、上記したようなコンパレータを使用した差動
型ディジタル信号受信回路を搭載するとき、上記ライン
間抵抗１７の開放故障に対する動作異常（過電圧出力）
の発生が大きな問題となる。

［発明が解決しようとする問題点］ 高信頼性が要求される、例えば宇宙船（ＮＡＳＡスベー
スンヤトル等）に搭載する電気電子機器には、機器外へ
の故障の伝播を防止するために、自機器が故障した時の
外部機器への印加電圧を電源電圧よりかなり低いレベル
に制限するよう要求される場合が多い。このようなとき
上記したコンパレータを使用した差動型ディジタル信号
受信回路を宇宙船等に搭載するには、上記ライン間抵抗
の開放故障に対する動作異常（過電圧出力）の発生を確
実に防止する手段が必要不可欠となる。

本発明は上記実情に鑑みなされたもので、簡単な構成で
、高信頼性をもって、対象回路内単一故障時に、入力端
に発生する最大電圧を電源電圧以下に制限することので
きる、差動入力型ディジタル信号受信回路のフェイルセ
ーフ受信回路を提供することを目的とする。

［問題点を解決するための手段］ 本発明は、第１図に示すように、入力部にグランド（接
地）へのプルダウン抵抗１６を付加し、ライン間抵抗エ
フが開放故障した場合に於いても、このプルダウン抵抗
１６．１６と他の抵抗によって電源電圧を分圧し、入力
端に発生する電圧を電源電圧より低く制限できるように
した。

［作用コ 上記プルダウン抵抗１６．１６を設けた回路構成によれ
ば、プルダウン抵抗以外の何れか一つの回路素子が故障
（短絡又は開放）してもプルダウン抵抗１８．１８によ
って分圧されるため、入力端には電源電圧レベルより低
い電圧しか発生しない。又、プルダウン抵抗１６．１８
が故障（短絡又は開放）した場合でも入力端はグランド
に直接（短絡故障時）又は一方のプルダウン抵抗を介し
て接続されているため前記と同様に電源電圧か分圧され
、その結果、入力端には電源電圧レベルより低い電圧し
か発生しない。

［実施例］ 以下、図面を参照して本発明の一実施例に於ける、過電
圧の発生を防止したフェイルセーフ受信回路について説
明する。

第１図は本発明の一実施例を示す回路構成図である。

第１図に於いて、１１はコンパレータ、１２．１２はプ
ルアップ抵抗、１３．１３は逆バイアス印加用抵抗、１
４、　１４はスピードアップコンデンサ、１５．　１５
．　　・・・は過電圧印加防止用ダイオード、１６．１
６はプルダウン抵抗、１７はライン間抵抗である。

コンパレータ１１は本発明で対象とする受信回路の主要
部を成すものであって、正負入力端間に於ける入力電圧
のレベルを検知する働きをする。

プルアップ抵抗１２．１２、逆バイアス印加用抵抗１３
、１３及びライン間抵抗１７は、入力信号か無い場合に
コンパレータ１１を安定に保持するための逆バイアス電
圧を発生させる働きをする。

スピードアップコンデンサ１４．１４は本受信回路の応
答速度を速くする働きをする。

過電圧印加防止用ダイオード１５．１５．・・・は、外
部より本受信回路の入力端に過電圧が印加された場合に
導通状態になりコンパレータ１１を保護する働きをする
。

プルダウン抵抗１６．１６は本発明に於いて新たに設け
られたもので、その作用は前述のとおりである。即ち、
コンパレータ１１の正負の各入力端とグランドとの間に
それぞれ介在された一対のプルダウン抵抗ＩＧ、　１Ｂ
は、ライン間抵抗１７が開放故障した場合に於いて、こ
のプルダウン抵抗１６．１６と上記した他の抵抗（１２
，・・・、１３．・・・）とによって電源電圧を分圧し
、入力端に発生する電圧を電源電圧より低く制限する。

従ってコンパレータ１１の入力端には電源電圧レベルよ
り低い電圧しか発生しない。又、プルダウン抵抗ＩＥｉ
、　１Ｇが故障（短絡又は開放）した場合は、入力端が
グランドに直接（短絡故障時）に、又は一方のプルダウ
ン抵抗を介して接続されているため、上記同様に電源電
圧が分圧され、その結果、入力端には電源電圧レベルよ
り低い電圧しか発生しない。

［発明の効果］ 以上詳記したように本発明によれば、簡単な構成で、高
信頼性をもって、対象回路内単一故障時に、入力端に発
生する最大電圧を電源電圧以下に制限することのできる
、差動入力型ディジタル信号受信回路のフェイルセーフ
受信回路が提供できる。

【図面の簡単な説明】

第１図は本考案の一実施例による受信回路を示す図、第
２図は従来の受信回路例を示す図である。 １１・・・コンパレータ、　１２．１２・・・プルアッ
プ抵抗、１３、１３・・・逆バイアス印加用抵抗、１４
．１４・・・スピードアップコンデンサ、１５．１５．
・・・・・・過電圧印加防止用ダイオード、１６．１６
・・・プルダウン抵抗、１７・・・ライン間抵抗。 出願人代理人　弁理士　鈴江　武彦

Claims (1)

【特許請求の範囲】
1. コンパレータの正負入力端間にライン間抵抗を介挿した
   差動型ディジタル信号受信回路に於いて、上記コンパレ
   ータの正負の各入力端とグランドとの間にそれぞれプル
   ダウン抵抗を接続してなることを特徴としたフェイルセ
   ーフ受信回路。