JPH04124867A - Semiconductor package - Google Patents

Semiconductor package

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JPH04124867A
JPH04124867A JP2245328A JP24532890A JPH04124867A JP H04124867 A JPH04124867 A JP H04124867A JP 2245328 A JP2245328 A JP 2245328A JP 24532890 A JP24532890 A JP 24532890A JP H04124867 A JPH04124867 A JP H04124867A
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Japan
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circuit
semiconductor
wiring board
printed wiring
multilayer printed
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JP2245328A
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Hitoshi Arai
荒井　斉
Koji Minami
浩司 南
Takeshi Kano
武司 加納
Toru Higuchi
徹 樋口
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Panasonic Electric Works Co Ltd
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Matsushita Electric Works Ltd
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Abstract

PURPOSE:To connect semiconductor to a terminal, a circuit without necessity of providing a through hole by exposing circuits of layers as outer leads, and electrically connecting the semiconductor to an inner lead and the terminal to the outer leads. CONSTITUTION:An outer layer circuit board 2a provided with an outer layer circuit 1a and an inner layer circuit board 2b provided with an inner layer circuit 1b are laminated to form a multilayer printed circuit board 2, and the outer leads 5 of the circuits 1 are formed in a state exposed on the outer peripheral end of the board 2. The wire 11 made of gold wire, etc., is bonded to semiconductor 3 and the inner lead 4 of each circuit 1 to connect the semiconductor 3 to the circuit 1, the wire 11 is bonded to the terminal 6 and the leads 5 of the circuit 1 to connect the terminal 6 to the circuit 1, and the semiconductor 3 is electrically connected to the terminal 6 through the circuit 1.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

本発明は、プリント配線板をパッケージ基板として形成
される半導体パッケージに関するものである。The present invention relates to a semiconductor package formed using a printed wiring board as a package substrate.

【従来の技術】[Conventional technology]

プリント配線板をパッケージ基板として形成される半導
体パッケージが提供されている。すなわち、エポキシ樹
脂積層板などの樹脂積層板を絶縁基材とし銅箔等のエツ
チング加工などで回路を設けることによって作成される
プリント配線板をパッケージ基板として用い、プリント
配線板にＩＣ等の半導体を搭載すると共に回路と接続し
た状態で端子をプリント配線板に取り付け、ワイヤー等
で半導体を回路と接続することによって、回路を介して
半導体と端子とを接続することができるのである。 そしてこのようなプリント配線板をパッケージ基板とす
る半導体パッケージにあって、半導体の集積密度が高密
度化されると端子数も増加し、これに伴って半導体と端
子とを接続する回路の本数も増加させる必要がある。こ
の場合には、プリント配線板として単層の回路構成のも
のを用いたのでは回路数に制限があるので、多層の回路
構成の多層プリント配線板が使用されている。そしてこ
のように多層プリント配線板を使用する場合には、多層
プリント配線板にスルーホールを設けて内層に形成され
る回路と多層プリント配線板の表面に設けた外部接続用
のアウターリード部とを接続し、内層の回路をこのアウ
ターリード部で端子と接続できるようにしている。2. Description of the Related Art Semiconductor packages are provided that are formed using printed wiring boards as package substrates. In other words, a printed wiring board, which is created by using a resin laminate such as an epoxy resin laminate as an insulating base material and etching a copper foil or other circuit to form a circuit, is used as a package substrate, and a semiconductor such as an IC is mounted on the printed wiring board. By attaching the terminal to the printed wiring board while it is mounted and connected to the circuit, and connecting the semiconductor to the circuit with a wire or the like, it is possible to connect the semiconductor and the terminal via the circuit. In semiconductor packages that use such printed wiring boards as package substrates, as the integration density of semiconductors increases, the number of terminals also increases, and with this, the number of circuits that connect the semiconductors and terminals also increases. need to be increased. In this case, if a printed wiring board with a single layer circuit configuration is used, the number of circuits is limited, so a multilayer printed wiring board with a multilayer circuit configuration is used. When using a multilayer printed wiring board in this way, through holes are provided in the multilayer printed wiring board to connect the circuit formed in the inner layer and the outer lead portion for external connection provided on the surface of the multilayer printed wiring board. The inner layer circuit can be connected to the terminal through this outer lead.

【発明が解決しようとする課題】[Problem to be solved by the invention]

しかしこのようにスルーホールを多層プリント配線板に
設けると、スルーホールを形成するスペースを多層プリ
ント配線板に確保する必要があって、多層プリント配線
板の大きさがこのスペースの分だけ大きくなり、半導体
パッケージの小型化に対応することができなくなるとい
う問題があった。 本発明は上記の点に鑑みて為されたものであり、スルー
ホールを設ける必要なく半導体や端子と回路とを接続す
ることができる半導体パッケージを提供することを目的
とするものである。However, when a through hole is provided in a multilayer printed wiring board in this way, it is necessary to secure a space in the multilayer printed wiring board to form the through hole, and the size of the multilayer printed wiring board increases by this space. There was a problem that it became impossible to respond to the miniaturization of semiconductor packages. The present invention has been made in view of the above points, and it is an object of the present invention to provide a semiconductor package that can connect a semiconductor, a terminal, and a circuit without the need for providing through holes.

【課題を解決するための手段】[Means to solve the problem]

本発明に係る半導体パッケージは、回路１を複数層に設
けて形成した多層プリント配線板２に半導体３を搭載し
、多層プリント配線板２の各層の回路１の半導体に近接
する部分をインナーリード部４として露出させると共に
多層プリント配線板２の外側端部において各層の回１８
１をアウターリード部５として露出させ、半導体３をイ
ンナーリード部４と、端子６をアウターリード部５とそ
れぞれ電気的に接続して成ることを特徴とするものであ
る。In the semiconductor package according to the present invention, a semiconductor 3 is mounted on a multilayer printed wiring board 2 formed by providing a plurality of circuits 1, and a portion of each layer of the multilayer printed wiring board 2 adjacent to the semiconductor of the circuit 1 is connected to an inner lead portion. 4 and at the outer edge of the multilayer printed wiring board 2.
1 is exposed as an outer lead portion 5, the semiconductor 3 is electrically connected to the inner lead portion 4, and the terminal 6 is electrically connected to the outer lead portion 5.

【作　用】[For use]

本発明にあっては、多層プリント配線板２の各層の回路
１の半導体に近接する部分をインナーリード部４として
露出させると共に多層プリント配線板２の外側端部にお
いて各層の回路１をアウターリード部５として露出させ
るようにしているために、各層の回路１はその露出する
インナーリード部４において半導体３と接続することが
できると共にアウターリード部５において外部接続用の
端子６と接続することができる。In the present invention, the portions of the circuits 1 in each layer of the multilayer printed wiring board 2 that are close to the semiconductors are exposed as the inner lead portions 4, and the circuits 1 in each layer are exposed as the outer lead portions at the outer ends of the multilayer printed wiring board 2. 5, the circuit 1 of each layer can be connected to the semiconductor 3 at the exposed inner lead part 4 and can be connected to the external connection terminal 6 at the outer lead part 5. .

【実施例】【Example】

以下本発明を実施例によって詳述する。 第１図は本発明の一実施例を示すものであり、回路１を
外層回路１ａと内層回路１ｂの二層に設けた多層プリン
ト配線板２、すなわち外層回路１ａを設けた外層配線板
２ａと内層回路１ｂを設けた内層配線板２ｂとを積層す
ることによって作成される多層プリント配線板２を用い
てパッケージ基板を作成するようにしである。この多層
プリント配線板２の中央部には上面に開口するキャビテ
ィ１０が座ぐり加工等で設けである。またこのキャビテ
ィ１０の開口部分において外層配線板２ａを切削等する
ことによって、内層配線板２ｂの回路１ｂをキャビティ
１０の周縁部に露出させるようにしである。内層の回路
１ｂのうちこのキャビティ１０の周縁部において露出さ
れる部分をインナーリード部４ｂとして形成してあり、
外層の回路１ｂのうちキャビティ１０の周縁部の部分を
インナーリード部４ａとして形成しである。このように
各回路１のインナーリード部４はそれぞれキャビティ１
０の周縁部で露出された状態で形成されるようにしであ
る。また、多層プリント配線板２の外周端部において外
層配線板２ａを切削等することによって、内層配線板２
ｂの回路１ｂを多層プリント配線板２の外周端部に露出
させるようにしである。内層の回路１ａのうちこの多層
プリント配線板２の外周端部において露出される部分を
アウターリード部５ｂとして形成してあり、外層の回路
１ａのうち多層プリント配線板２の外周端部の部分をア
ウターリード部５ａとして形成しである。このように各
回路１のアウターリード部５はそれぞれ多層プリント配
線板２の外周端部で露出された状態で形成されるように
しである。 上記のように形成される多層プリント配線板２をパッケ
ージ基板として用いて半導体パッケージを作成するにあ
たっては、多層プリント配線板２のキャビティ１０の底
部にＩＣ等の半導体３を搭載し、金線等のワイヤー１１
を半導体３と各回路１のインナーリード部４との間にボ
ンディングすることによって、半導体３を各回路１に接
続する。外層の回路１ａのインナーリード部４ａは勿論
、内層の回路１ｂのインナーリード部４ｂも露出された
状態にあるために、それぞれワイヤー１１を直接ボンデ
ィングすることができる。従って、スルーホールを設け
て内層の回路１ｂと半導体３との接続をおこなうような
必要はなくなる。しかもインナーリード部４ａ、４ｂは
半導体３に近接しているために、短いワイヤー１１で接
続をおこなうことができるものである。また多層プリン
ト配線板２に端子６を接続するにあたって、第１図の実
施例ではリードフレームで端子６を形成するようにして
おり、まず多層プリント配線板２をリードフレームと一
体に形成されているアイランド部１２の上に接着等して
接合固定する。そして金線等のワイヤー１１を各端子６
と各回路１のアウターリード部５との間にボンディング
することによって、各端子６を各回路１に接続し、各回
路１を介して半導体３と端子６とを電気的に接続するも
のである。外層の回路１ａのアウターリード部５ａは勿
論、内層の回路１ｂのアウターリード部５ｂも露出され
た状態にあるために、それぞれワイヤー１１を直接ボン
ディングすることができる。従って、スルーホールを設
けて内層の回路１ｂと端子６との接続をおこなうような
必要はなくなる。上記のようにしてワイヤー１１て接続
をおこなった後に必要に応じて例えば、半導体３、多層
プリント配線板２、端子６の基部を樹脂で封止すること
によって、半導体パッケージに仕上げることができるも
のである。 第２図は本発明の他の実施例を示すものであり、このも
のでは多層プリント配線板２にキャビティ１０を上下に
開口させて形成するようにしてあり、多層プリント配線
板２をリードフレームのアイランド部１２に接合するこ
とによって、キャビティ１０の底部を構成することにな
るアイランド部１２の上に半導体３を搭載するようにし
である。また上記第１図の実施例では端子６と半導体３
のレベルをほぼ揃えるためにリードフレームのアイラン
ド部１２は端子６に対して変位するように屈曲させであ
るが、第２図の実施例ではアイランド部１２と端子６と
は同一面に揃えるようにしである。その他の構成は第１
図のものとほぼ同じである。The present invention will be explained in detail below with reference to Examples. FIG. 1 shows an embodiment of the present invention, and shows a multilayer printed wiring board 2 in which a circuit 1 is provided in two layers: an outer layer circuit 1a and an inner layer circuit 1b, that is, an outer layer wiring board 2a provided with an outer layer circuit 1a; A package board is created using a multilayer printed wiring board 2 that is created by laminating an inner layer wiring board 2b provided with an inner layer circuit 1b. A cavity 10 opening on the upper surface is provided in the center of the multilayer printed wiring board 2 by counterboring or the like. Further, by cutting or otherwise cutting the outer layer wiring board 2a at the opening of the cavity 10, the circuit 1b of the inner layer wiring board 2b is exposed to the peripheral edge of the cavity 10. A portion of the inner layer circuit 1b exposed at the peripheral edge of the cavity 10 is formed as an inner lead portion 4b,
A portion of the outer layer circuit 1b at the periphery of the cavity 10 is formed as an inner lead portion 4a. In this way, the inner lead portion 4 of each circuit 1 is connected to the cavity 1.
It is designed so that the periphery of 0 is exposed. In addition, by cutting the outer layer wiring board 2a at the outer peripheral end of the multilayer printed wiring board 2, the inner layer wiring board 2
The circuit 1b shown in FIG. A portion of the inner layer circuit 1a that is exposed at the outer peripheral end of the multilayer printed wiring board 2 is formed as an outer lead portion 5b, and a portion of the outer layer circuit 1a that is exposed at the outer peripheral end of the multilayer printed wiring board 2 is formed as an outer lead portion 5b. It is formed as an outer lead portion 5a. In this manner, the outer lead portions 5 of each circuit 1 are formed in an exposed state at the outer peripheral end of the multilayer printed wiring board 2. When creating a semiconductor package using the multilayer printed wiring board 2 formed as described above as a package substrate, the semiconductor 3 such as an IC is mounted on the bottom of the cavity 10 of the multilayer printed wiring board 2, and wire 11
The semiconductor 3 is connected to each circuit 1 by bonding between the semiconductor 3 and the inner lead portion 4 of each circuit 1. Since not only the inner lead portion 4a of the outer layer circuit 1a but also the inner lead portion 4b of the inner layer circuit 1b are exposed, the wires 11 can be directly bonded to each of them. Therefore, there is no need to provide a through hole to connect the inner layer circuit 1b and the semiconductor 3. Furthermore, since the inner lead portions 4a and 4b are close to the semiconductor 3, connection can be made using a short wire 11. Furthermore, in order to connect the terminals 6 to the multilayer printed wiring board 2, the terminals 6 are formed using a lead frame in the embodiment shown in FIG. It is bonded and fixed by gluing or the like on the island portion 12. Then, wire 11 such as gold wire is connected to each terminal 6.
Each terminal 6 is connected to each circuit 1 by bonding between the terminal 6 and the outer lead portion 5 of each circuit 1, and the semiconductor 3 and the terminal 6 are electrically connected via each circuit 1. . Since not only the outer lead portion 5a of the outer layer circuit 1a but also the outer lead portion 5b of the inner layer circuit 1b are exposed, the wires 11 can be directly bonded to each of them. Therefore, there is no need to provide a through hole to connect the inner layer circuit 1b and the terminal 6. After connecting the wires 11 as described above, if necessary, for example, by sealing the bases of the semiconductor 3, multilayer printed wiring board 2, and terminals 6 with resin, a semiconductor package can be completed. be. FIG. 2 shows another embodiment of the present invention, in which cavities 10 are formed in a multilayer printed wiring board 2 with vertical openings, and the multilayer printed wiring board 2 is attached to a lead frame. The semiconductor 3 is mounted on the island portion 12 which forms the bottom of the cavity 10 by bonding to the island portion 12 . In addition, in the embodiment shown in FIG. 1, the terminal 6 and the semiconductor 3
The island portion 12 of the lead frame is bent so as to be displaced relative to the terminal 6 in order to substantially align the levels, but in the embodiment shown in FIG. It is. Other configurations are first
It is almost the same as the one shown in the figure.

【発明の効果】【Effect of the invention】

上述のように本発明にあっては、多層プリント配線板の
各層の回路の半導体に近接する部分をインナーリード部
として露出させると共に多層プリント配線板の外側端部
において各層の回路をアウターリード部として露出させ
るようにしたので、各層の回路はその露出するインナー
リード部において半導体と接続することができると共に
アウターリード部において外部接続用の端子と接続する
ことができるものであり、スルーホールを多層プリント
配線板に設ける必要なく半導体や端子を回路と接続する
ことができるものである。As described above, in the present invention, the parts of the circuits in each layer of the multilayer printed wiring board that are close to the semiconductor are exposed as inner lead parts, and the circuits in each layer are exposed at the outer ends of the multilayer printed wiring board as outer lead parts. Since the circuits in each layer are exposed, the exposed inner leads can be connected to the semiconductor, and the outer leads can be connected to external connection terminals.Through holes can be printed in multiple layers. It is possible to connect semiconductors and terminals to circuits without the need to provide them on wiring boards.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例の断面図、第２図は同上の同
上の他の実施例の断面図である。 １は回路、２は多層プリント配線板、３は半導体、４は
インナーリード部、５はアウターリード部、６は端子で
ある。FIG. 1 is a sectional view of one embodiment of the present invention, and FIG. 2 is a sectional view of another embodiment of the same. 1 is a circuit, 2 is a multilayer printed wiring board, 3 is a semiconductor, 4 is an inner lead portion, 5 is an outer lead portion, and 6 is a terminal.

Claims (1)

【特許請求の範囲】[Claims] （１）回路を複数層に設けて形成した多層プリント配線
板に半導体を搭載し、多層プリント配線板の各層の回路
の半導体に近接する部分をインナーリード部として露出
させると共に多層プリント配線板の外側端部において各
層の回路をアウターリード部として露出させ、半導体を
インナーリード部と、端子をアウターリード部とそれぞ
れ電気的に接続して成ることを特徴とする半導体パッケ
ージ。(1) A semiconductor is mounted on a multilayer printed wiring board formed by providing circuits in multiple layers, and the part of the circuit in each layer of the multilayer printed wiring board that is close to the semiconductor is exposed as an inner lead part and the outside of the multilayer printed wiring board. A semiconductor package characterized in that the circuits of each layer are exposed as outer lead parts at the ends, and the semiconductor is electrically connected to the inner lead parts and the terminals are electrically connected to the outer lead parts.
JP2245328A 1990-09-14 1990-09-14 Semiconductor package Expired - Lifetime JPH0770668B2 (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5496967A (en) * 1992-12-29 1996-03-05 Kabushiki Kaisha Sumitomo Kinzoku Ceramics Package for holding IC chip

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS546566U (en) * 1977-06-17 1979-01-17

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS546566U (en) * 1977-06-17 1979-01-17

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5496967A (en) * 1992-12-29 1996-03-05 Kabushiki Kaisha Sumitomo Kinzoku Ceramics Package for holding IC chip

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