JPH04124867A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH04124867A JPH04124867A JP2245328A JP24532890A JPH04124867A JP H04124867 A JPH04124867 A JP H04124867A JP 2245328 A JP2245328 A JP 2245328A JP 24532890 A JP24532890 A JP 24532890A JP H04124867 A JPH04124867 A JP H04124867A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor
- wiring board
- printed wiring
- multilayer printed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、プリント配線板をパッケージ基板として形成
される半導体パッケージに関するものである。
される半導体パッケージに関するものである。
プリント配線板をパッケージ基板として形成される半導
体パッケージが提供されている。すなわち、エポキシ樹
脂積層板などの樹脂積層板を絶縁基材とし銅箔等のエツ
チング加工などで回路を設けることによって作成される
プリント配線板をパッケージ基板として用い、プリント
配線板にＩＣ等の半導体を搭載すると共に回路と接続し
た状態で端子をプリント配線板に取り付け、ワイヤー等
で半導体を回路と接続することによって、回路を介して
半導体と端子とを接続することができるのである。 そしてこのようなプリント配線板をパッケージ基板とす
る半導体パッケージにあって、半導体の集積密度が高密
度化されると端子数も増加し、これに伴って半導体と端
子とを接続する回路の本数も増加させる必要がある。こ
の場合には、プリント配線板として単層の回路構成のも
のを用いたのでは回路数に制限があるので、多層の回路
構成の多層プリント配線板が使用されている。そしてこ
のように多層プリント配線板を使用する場合には、多層
プリント配線板にスルーホールを設けて内層に形成され
る回路と多層プリント配線板の表面に設けた外部接続用
のアウターリード部とを接続し、内層の回路をこのアウ
ターリード部で端子と接続できるようにしている。
体パッケージが提供されている。すなわち、エポキシ樹
脂積層板などの樹脂積層板を絶縁基材とし銅箔等のエツ
チング加工などで回路を設けることによって作成される
プリント配線板をパッケージ基板として用い、プリント
配線板にＩＣ等の半導体を搭載すると共に回路と接続し
た状態で端子をプリント配線板に取り付け、ワイヤー等
で半導体を回路と接続することによって、回路を介して
半導体と端子とを接続することができるのである。 そしてこのようなプリント配線板をパッケージ基板とす
る半導体パッケージにあって、半導体の集積密度が高密
度化されると端子数も増加し、これに伴って半導体と端
子とを接続する回路の本数も増加させる必要がある。こ
の場合には、プリント配線板として単層の回路構成のも
のを用いたのでは回路数に制限があるので、多層の回路
構成の多層プリント配線板が使用されている。そしてこ
のように多層プリント配線板を使用する場合には、多層
プリント配線板にスルーホールを設けて内層に形成され
る回路と多層プリント配線板の表面に設けた外部接続用
のアウターリード部とを接続し、内層の回路をこのアウ
ターリード部で端子と接続できるようにしている。
しかしこのようにスルーホールを多層プリント配線板に
設けると、スルーホールを形成するスペースを多層プリ
ント配線板に確保する必要があって、多層プリント配線
板の大きさがこのスペースの分だけ大きくなり、半導体
パッケージの小型化に対応することができなくなるとい
う問題があった。 本発明は上記の点に鑑みて為されたものであり、スルー
ホールを設ける必要なく半導体や端子と回路とを接続す
ることができる半導体パッケージを提供することを目的
とするものである。
設けると、スルーホールを形成するスペースを多層プリ
ント配線板に確保する必要があって、多層プリント配線
板の大きさがこのスペースの分だけ大きくなり、半導体
パッケージの小型化に対応することができなくなるとい
う問題があった。 本発明は上記の点に鑑みて為されたものであり、スルー
ホールを設ける必要なく半導体や端子と回路とを接続す
ることができる半導体パッケージを提供することを目的
とするものである。
本発明に係る半導体パッケージは、回路１を複数層に設
けて形成した多層プリント配線板２に半導体３を搭載し
、多層プリント配線板２の各層の回路１の半導体に近接
する部分をインナーリード部４として露出させると共に
多層プリント配線板２の外側端部において各層の回１８
１をアウターリード部５として露出させ、半導体３をイ
ンナーリード部４と、端子６をアウターリード部５とそ
れぞれ電気的に接続して成ることを特徴とするものであ
る。
けて形成した多層プリント配線板２に半導体３を搭載し
、多層プリント配線板２の各層の回路１の半導体に近接
する部分をインナーリード部４として露出させると共に
多層プリント配線板２の外側端部において各層の回１８
１をアウターリード部５として露出させ、半導体３をイ
ンナーリード部４と、端子６をアウターリード部５とそ
れぞれ電気的に接続して成ることを特徴とするものであ
る。
本発明にあっては、多層プリント配線板２の各層の回路
１の半導体に近接する部分をインナーリード部４として
露出させると共に多層プリント配線板２の外側端部にお
いて各層の回路１をアウターリード部５として露出させ
るようにしているために、各層の回路１はその露出する
インナーリード部４において半導体３と接続することが
できると共にアウターリード部５において外部接続用の
端子６と接続することができる。
１の半導体に近接する部分をインナーリード部４として
露出させると共に多層プリント配線板２の外側端部にお
いて各層の回路１をアウターリード部５として露出させ
るようにしているために、各層の回路１はその露出する
インナーリード部４において半導体３と接続することが
できると共にアウターリード部５において外部接続用の
端子６と接続することができる。
以下本発明を実施例によって詳述する。
第１図は本発明の一実施例を示すものであり、回路１を
外層回路１ａと内層回路１ｂの二層に設けた多層プリン
ト配線板２、すなわち外層回路１ａを設けた外層配線板
２ａと内層回路１ｂを設けた内層配線板２ｂとを積層す
ることによって作成される多層プリント配線板２を用い
てパッケージ基板を作成するようにしである。この多層
プリント配線板２の中央部には上面に開口するキャビテ
ィ１０が座ぐり加工等で設けである。またこのキャビテ
ィ１０の開口部分において外層配線板２ａを切削等する
ことによって、内層配線板２ｂの回路１ｂをキャビティ
１０の周縁部に露出させるようにしである。内層の回路
１ｂのうちこのキャビティ１０の周縁部において露出さ
れる部分をインナーリード部４ｂとして形成してあり、
外層の回路１ｂのうちキャビティ１０の周縁部の部分を
インナーリード部４ａとして形成しである。このように
各回路１のインナーリード部４はそれぞれキャビティ１
０の周縁部で露出された状態で形成されるようにしであ
る。また、多層プリント配線板２の外周端部において外
層配線板２ａを切削等することによって、内層配線板２
ｂの回路１ｂを多層プリント配線板２の外周端部に露出
させるようにしである。内層の回路１ａのうちこの多層
プリント配線板２の外周端部において露出される部分を
アウターリード部５ｂとして形成してあり、外層の回路
１ａのうち多層プリント配線板２の外周端部の部分をア
ウターリード部５ａとして形成しである。このように各
回路１のアウターリード部５はそれぞれ多層プリント配
線板２の外周端部で露出された状態で形成されるように
しである。 上記のように形成される多層プリント配線板２をパッケ
ージ基板として用いて半導体パッケージを作成するにあ
たっては、多層プリント配線板２のキャビティ１０の底
部にＩＣ等の半導体３を搭載し、金線等のワイヤー１１
を半導体３と各回路１のインナーリード部４との間にボ
ンディングすることによって、半導体３を各回路１に接
続する。外層の回路１ａのインナーリード部４ａは勿論
、内層の回路１ｂのインナーリード部４ｂも露出された
状態にあるために、それぞれワイヤー１１を直接ボンデ
ィングすることができる。従って、スルーホールを設け
て内層の回路１ｂと半導体３との接続をおこなうような
必要はなくなる。しかもインナーリード部４ａ、４ｂは
半導体３に近接しているために、短いワイヤー１１で接
続をおこなうことができるものである。また多層プリン
ト配線板２に端子６を接続するにあたって、第１図の実
施例ではリードフレームで端子６を形成するようにして
おり、まず多層プリント配線板２をリードフレームと一
体に形成されているアイランド部１２の上に接着等して
接合固定する。そして金線等のワイヤー１１を各端子６
と各回路１のアウターリード部５との間にボンディング
することによって、各端子６を各回路１に接続し、各回
路１を介して半導体３と端子６とを電気的に接続するも
のである。外層の回路１ａのアウターリード部５ａは勿
論、内層の回路１ｂのアウターリード部５ｂも露出され
た状態にあるために、それぞれワイヤー１１を直接ボン
ディングすることができる。従って、スルーホールを設
けて内層の回路１ｂと端子６との接続をおこなうような
必要はなくなる。上記のようにしてワイヤー１１て接続
をおこなった後に必要に応じて例えば、半導体３、多層
プリント配線板２、端子６の基部を樹脂で封止すること
によって、半導体パッケージに仕上げることができるも
のである。 第２図は本発明の他の実施例を示すものであり、このも
のでは多層プリント配線板２にキャビティ１０を上下に
開口させて形成するようにしてあり、多層プリント配線
板２をリードフレームのアイランド部１２に接合するこ
とによって、キャビティ１０の底部を構成することにな
るアイランド部１２の上に半導体３を搭載するようにし
である。また上記第１図の実施例では端子６と半導体３
のレベルをほぼ揃えるためにリードフレームのアイラン
ド部１２は端子６に対して変位するように屈曲させであ
るが、第２図の実施例ではアイランド部１２と端子６と
は同一面に揃えるようにしである。その他の構成は第１
図のものとほぼ同じである。
外層回路１ａと内層回路１ｂの二層に設けた多層プリン
ト配線板２、すなわち外層回路１ａを設けた外層配線板
２ａと内層回路１ｂを設けた内層配線板２ｂとを積層す
ることによって作成される多層プリント配線板２を用い
てパッケージ基板を作成するようにしである。この多層
プリント配線板２の中央部には上面に開口するキャビテ
ィ１０が座ぐり加工等で設けである。またこのキャビテ
ィ１０の開口部分において外層配線板２ａを切削等する
ことによって、内層配線板２ｂの回路１ｂをキャビティ
１０の周縁部に露出させるようにしである。内層の回路
１ｂのうちこのキャビティ１０の周縁部において露出さ
れる部分をインナーリード部４ｂとして形成してあり、
外層の回路１ｂのうちキャビティ１０の周縁部の部分を
インナーリード部４ａとして形成しである。このように
各回路１のインナーリード部４はそれぞれキャビティ１
０の周縁部で露出された状態で形成されるようにしであ
る。また、多層プリント配線板２の外周端部において外
層配線板２ａを切削等することによって、内層配線板２
ｂの回路１ｂを多層プリント配線板２の外周端部に露出
させるようにしである。内層の回路１ａのうちこの多層
プリント配線板２の外周端部において露出される部分を
アウターリード部５ｂとして形成してあり、外層の回路
１ａのうち多層プリント配線板２の外周端部の部分をア
ウターリード部５ａとして形成しである。このように各
回路１のアウターリード部５はそれぞれ多層プリント配
線板２の外周端部で露出された状態で形成されるように
しである。 上記のように形成される多層プリント配線板２をパッケ
ージ基板として用いて半導体パッケージを作成するにあ
たっては、多層プリント配線板２のキャビティ１０の底
部にＩＣ等の半導体３を搭載し、金線等のワイヤー１１
を半導体３と各回路１のインナーリード部４との間にボ
ンディングすることによって、半導体３を各回路１に接
続する。外層の回路１ａのインナーリード部４ａは勿論
、内層の回路１ｂのインナーリード部４ｂも露出された
状態にあるために、それぞれワイヤー１１を直接ボンデ
ィングすることができる。従って、スルーホールを設け
て内層の回路１ｂと半導体３との接続をおこなうような
必要はなくなる。しかもインナーリード部４ａ、４ｂは
半導体３に近接しているために、短いワイヤー１１で接
続をおこなうことができるものである。また多層プリン
ト配線板２に端子６を接続するにあたって、第１図の実
施例ではリードフレームで端子６を形成するようにして
おり、まず多層プリント配線板２をリードフレームと一
体に形成されているアイランド部１２の上に接着等して
接合固定する。そして金線等のワイヤー１１を各端子６
と各回路１のアウターリード部５との間にボンディング
することによって、各端子６を各回路１に接続し、各回
路１を介して半導体３と端子６とを電気的に接続するも
のである。外層の回路１ａのアウターリード部５ａは勿
論、内層の回路１ｂのアウターリード部５ｂも露出され
た状態にあるために、それぞれワイヤー１１を直接ボン
ディングすることができる。従って、スルーホールを設
けて内層の回路１ｂと端子６との接続をおこなうような
必要はなくなる。上記のようにしてワイヤー１１て接続
をおこなった後に必要に応じて例えば、半導体３、多層
プリント配線板２、端子６の基部を樹脂で封止すること
によって、半導体パッケージに仕上げることができるも
のである。 第２図は本発明の他の実施例を示すものであり、このも
のでは多層プリント配線板２にキャビティ１０を上下に
開口させて形成するようにしてあり、多層プリント配線
板２をリードフレームのアイランド部１２に接合するこ
とによって、キャビティ１０の底部を構成することにな
るアイランド部１２の上に半導体３を搭載するようにし
である。また上記第１図の実施例では端子６と半導体３
のレベルをほぼ揃えるためにリードフレームのアイラン
ド部１２は端子６に対して変位するように屈曲させであ
るが、第２図の実施例ではアイランド部１２と端子６と
は同一面に揃えるようにしである。その他の構成は第１
図のものとほぼ同じである。
上述のように本発明にあっては、多層プリント配線板の
各層の回路の半導体に近接する部分をインナーリード部
として露出させると共に多層プリント配線板の外側端部
において各層の回路をアウターリード部として露出させ
るようにしたので、各層の回路はその露出するインナー
リード部において半導体と接続することができると共に
アウターリード部において外部接続用の端子と接続する
ことができるものであり、スルーホールを多層プリント
配線板に設ける必要なく半導体や端子を回路と接続する
ことができるものである。
各層の回路の半導体に近接する部分をインナーリード部
として露出させると共に多層プリント配線板の外側端部
において各層の回路をアウターリード部として露出させ
るようにしたので、各層の回路はその露出するインナー
リード部において半導体と接続することができると共に
アウターリード部において外部接続用の端子と接続する
ことができるものであり、スルーホールを多層プリント
配線板に設ける必要なく半導体や端子を回路と接続する
ことができるものである。
第１図は本発明の一実施例の断面図、第２図は同上の同
上の他の実施例の断面図である。 １は回路、２は多層プリント配線板、３は半導体、４は
インナーリード部、５はアウターリード部、６は端子で
ある。
上の他の実施例の断面図である。 １は回路、２は多層プリント配線板、３は半導体、４は
インナーリード部、５はアウターリード部、６は端子で
ある。
Claims (1)
- （１）回路を複数層に設けて形成した多層プリント配線
板に半導体を搭載し、多層プリント配線板の各層の回路
の半導体に近接する部分をインナーリード部として露出
させると共に多層プリント配線板の外側端部において各
層の回路をアウターリード部として露出させ、半導体を
インナーリード部と、端子をアウターリード部とそれぞ
れ電気的に接続して成ることを特徴とする半導体パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245328A JPH0770668B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245328A JPH0770668B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124867A true JPH04124867A (ja) | 1992-04-24 |
| JPH0770668B2 JPH0770668B2 (ja) | 1995-07-31 |
Family
ID=17132030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245328A Expired - Lifetime JPH0770668B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770668B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496967A (en) * | 1992-12-29 | 1996-03-05 | Kabushiki Kaisha Sumitomo Kinzoku Ceramics | Package for holding IC chip |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546566U (ja) * | 1977-06-17 | 1979-01-17 |
-
1990
- 1990-09-14 JP JP2245328A patent/JPH0770668B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546566U (ja) * | 1977-06-17 | 1979-01-17 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496967A (en) * | 1992-12-29 | 1996-03-05 | Kabushiki Kaisha Sumitomo Kinzoku Ceramics | Package for holding IC chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770668B2 (ja) | 1995-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5689091A (en) | Multi-layer substrate structure | |
| US5646831A (en) | Electrically enhanced power quad flat pack arrangement | |
| JP2002124625A (ja) | 半導体装置及びその製造方法 | |
| KR20050023538A (ko) | 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법 | |
| JPH07283341A (ja) | 表面取り付け型周辺リード及びボール・グリッド・アレー・パッケージ | |
| JPH11312756A (ja) | 半導体装置 | |
| JP3512331B2 (ja) | 半導体装置のプラスチックパッケージ | |
| KR19990069447A (ko) | 반도체 패키지와 그 제조방법 | |
| JPH0730059A (ja) | マルチチップモジュール | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JP2005353925A (ja) | 多層配線基板および電子装置用基板 | |
| JP2524482B2 (ja) | Ｑｆｐ構造半導体装置 | |
| KR100498470B1 (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
| JPH04124867A (ja) | 半導体パッケージ | |
| JPH02343A (ja) | 電子部品搭載用基板 | |
| JP2541532B2 (ja) | 半導体モジュ―ル | |
| KR20010068513A (ko) | 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지 | |
| JPH06216492A (ja) | 電子装置 | |
| JPS58178544A (ja) | リ−ドフレ−ム | |
| JPH11102991A (ja) | 半導体素子搭載フレーム | |
| JP3136274B2 (ja) | 半導体装置 | |
| JP2917932B2 (ja) | 半導体パッケージ | |
| KR950002210B1 (ko) | 반도체 칩 실장 방법 | |
| JPH06140535A (ja) | テープキャリアパッケージ型半導体装置 | |
| JPH0613535A (ja) | 電子部品搭載装置 |