JPH0412497B2 - - Google Patents

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JPH0412497B2
JPH0412497B2 JP58045243A JP4524383A JPH0412497B2 JP H0412497 B2 JPH0412497 B2 JP H0412497B2 JP 58045243 A JP58045243 A JP 58045243A JP 4524383 A JP4524383 A JP 4524383A JP H0412497 B2 JPH0412497 B2 JP H0412497B2
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JP
Japan
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computer
logic gate
data
assembly
counter
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JP58045243A
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JPS58172733A (ja
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Teron Jatsukuufuransowa
Kuretan Jatsuku
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ANSUCHI FURANSE DEYU PETOROORU
JENERARU DO JEOFUIJIKU CO
Original Assignee
ANSUCHI FURANSE DEYU PETOROORU
JENERARU DO JEOFUIJIKU CO
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Publication date
Application filed by ANSUCHI FURANSE DEYU PETOROORU, JENERARU DO JEOFUIJIKU CO filed Critical ANSUCHI FURANSE DEYU PETOROORU
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Publication of JPH0412497B2 publication Critical patent/JPH0412497B2/ja
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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  • Information Transfer Systems (AREA)
  • Train Traffic Observation, Control, And Security (AREA)
  • Communication Control (AREA)

Description

【発明の詳細な説明】 本発明はデータ取得システムと、記録及び読取
装置からなるアセンブリとの間のデータ伝送を制
御するコンピユータに関連した装置に関する。
更に詳細には本発明は、データ取得システム、
記録及び読取装置（例えば高速型ユニツト）、及
び場合によつては記録データの処理手段（例えば
プロセツシグ装置）及び／又はコンピユータメモ
リの間の情報の直接的な伝送を制御するコンピユ
ータに関連する装置に関する。
以下の記載により明確となるが、データ記録及
び読取装置と他の装置との間のデータの伝送は、
それ自体のメモリが記憶−リレーメンバーとして
使用されるコンピユータによつて一般的に行われ
る。これら伝送の制御は、一般にDMA（メモリ
に直接アクセスする）と称される特定の結合手段
によつて行われている。このDMAはコンピユー
タのコントロールユニツトによつて送られる指令
を受けるとそのデータ伝送に必要な一連の操作を
命令する。
このような構成ではコンピユータのメモリは伝
送されるデータでいつぱいになり、その中央ユニ
ツトはメモリを中間記憶媒体として使いながら信
号の交換を制御し、このためコンピユータの処理
能力が制限され、中央ユニツトとそのメモリとの
間の交換の交信の可能性が減少する。
本発明は上記従来技術の欠点を解決することを
目的とする。
本発明に従う装置はデータ伝送操作を制限する
コンピユータによつてコントロールされる結合手
段を含む。
本発明の装置は、データ取得システムをコント
ロール信号に従つて選択的にロジツクゲートのア
センブリ中のいずれかのゲートに接続するロジツ
クゲートのアセンブリを備え、結合手段はコンピ
ユータからの少なくとも一連の特定信号を記憶す
るエレメントを備え、この記憶エレメントはその
信号をロジツクゲートアセンブリのコントロール
入力に印加するよう構成されている。
本発明に従う装置では、制御用コンピユータに
内蔵されるリレーメモリを使用することなく、デ
ータ取得システムと、記録及び読取装置と、例え
ばデータ処理又は記憶手段との間のデータの直接
の伝送が可能であり、制御コンピユータはデータ
の伝送の命令又は制御又は前もつて記憶されてい
るデータの提供にのみ使用されるにすぎない。
本発明の他の特徴及び効果は添付の図面を参照
する本発明の実施例の説明より明らかとなろう。
尚、これらの実施例は単なる本発明の例示であつ
て、本発明を何等制限するものではない。
第１図に示す公知技術の装置はテープユニツト
Ｂの如き記録システムと特定計算オペレータ０の
如き使用装置との間のデータの伝送を制御するも
のである。この装置は、メモリＭに関連する中央
処理ユニツトUC、結合システムSCからなるコン
ピユータによつてモニターされる。この結合シス
テムSCは例えば少なくとも１つのエレメント
ADM1を備え、エレメントADM1は中央ユニツト
からの命令を受けると記録テープＢからの情報を
コンピユータの中央メモリＭの一部に伝送する操
作の全部を命令する又は複数の一連の伝送のシー
ケンスを自動的に行うように構成されている。一
般に記録用磁気テープから順次で読取られる情報
流量速度は伝送データに割当てられる中央メモリ
Ｍの部分の内容と比較して高速なので、中央メモ
リの部分は２つのバツフアメモリエレメント
MT1、MT2から構成される。第１エレメント
MT1はいつぱいのときは、中央ユニツトUCは警
告し、データ伝送を第２バツフアエレメント
MT2に行うよう命令する。同時に、中央ユニツ
トUCは第２エレメントADM2に伝送命令を送り、
バツフアメモリMT1の内容を記録デイスクＤに
伝送させ、かくしてメモリMT1を中央ユニツト
UCによつて命令される他の伝送にも利用可能と
する。情報伝送が終了したときは、中央ユニツト
はバツフアメモリMT1、MT2又はデイスクに記
憶されたデータを特定オペレータＯに伝送するよ
う命令する。
コンピユータの中央ユニツトUCは伝送操作中
に多数回動作し、すなわち、伝送を開始させ、バ
ツフアメモリMT1，MT2を交換し、エレメント
ADM1及び場合によつては他のエレメントADM2
を制御する等々を行う。従つて、中央ユニツトの
処理能力は低下する。更に、結合エレメント
ADM1及びADM2は、テープユニツトの読取速度
が速く、それが再構成するデタシーケンスが長い
ため、一般にコンピユータメモリに優先アクセス
を有する。コンピユータの処理能力は中央ユニツ
トUCとメモリＭとの間のデータ交換の速度に依
存するが、更に、メモリＭがテープユニツトから
他のデータ利用オペレータにデータを伝送するの
に利用されるため、コンピユータの処理能力は更
に制限される。更に、コンピユータメモリをリレ
ーとして利用するため、テープユニツトと外部オ
ペレータとの間の伝送はより低速となる。
第２図を参照すると、本発明に従う装置はマル
チプレクサ１からなるスイツチメンバーを備え
る。マルチプレクサ１は各々６個の入力の第１群
e1，e2，……e6及び第２群e′1，e′2，……e′6に分
配された12の入力と、６個の出力S1，S2，S3……
S6を有する。このマルチプレクサは、命令を受け
ると６個の出力S1，S2，S3……S6をそれぞれ第１
群の入力e1，e2，……e6又は第２群の入力e′1，
e′2，……e′6のいずれかに接続する。12個の入力
e1，e2，……e6、e′1，e′2，……e′6はそれぞれメ
モリエレメントの12個の出力に接続される。メモ
リエレメントは、例えば、12ビツトb1、b′1、b2、
b′2……b6、b′6を有するスイツチレジスタ２から
構成される。マルチプレクサ１の６個の出力S1，
S2，S3，S4，S5，S6は６個のANDゲートの第１
コントロール入力に接続される。６個のANDゲ
ートP1，P2，P3，P4，P5，P6は２個の入力をそ
れぞれ有し、ロジツクゲートアセンブリ１２を形
成する。
本発明の装置は更にメモリ手段Ｍ及び中央ユニ
ツトUCからなるコンピユータ３を備える。コン
ピユータ３はマイクロコンピユータであるのが好
ましい。ゲートP1の第２入力とゲートP2の出力
はマイクロコンピユータのメモリ手段Ｍに接続さ
れている。ゲートP3の第２入力はFIFO（フアー
スト−イン−フアースト−アウト）型のメモリエ
レメント４の出力に接続し、該エレメント４の入
力はデータ取得装置１３と接続している。
ゲートP4の出力はFIFO型のメモリエレメント
５の入力と接続し、その出力は、例えばデータ処
理システムから構成される処理手段６と接続して
いる。ゲートP5の第２入力はFIFO型のメモリエ
レメント７の出力と接続し、エレメント７の入力
はレコーダ−リーダー８の出力と接続している。
レコーダ−リーダー８は高速テープリール（例え
ば２〜３ｍ／秒のリール高速でレコーデイング能
力が数千ビツト／cmのもの）が好ましい。
ゲートP6の出力はFIFO型のメモリエレメント
９の入力と接続し、エレメント９の出力はデータ
レコーダ８の入力と接続している。ゲートP1，
P3，P5の出力と、ゲートP2，P4，P6の第２入力
は相互連結している。
本発明の装置は更にダウンカウンタとして作動
する２つのカウンタC1及びC2を備えている。カ
ウンタC1，C2の印加入力はマイクロコンピユー
タ３の中央ユニツトUCと接続している。カウン
タC1ダウンカウント入力ED1は同期化エレメント
１０の出力と接続している。カウンタC2のダウ
ンカウント入力ED2はANDゲートP7の出力と接
続し、ゲートP7のコントロール入力はカウンタ
C1の“キヤリイ”出力R1と接続し、他方の入力
は同期化エレメント１０の第２出力と接続してい
る。カウンタC1の出力R1は更にコントロールメ
ンバ１１の第１入力d1とも接続し、コントロール
メンバ１１の第２入力d2はマイクロコンピユータ
３の中央ユニツトUCの出力と接続している。コ
ントロールメンバ１１の出力はマルチプレクサ１
のコントロール入力ｇと接続している。メモリエ
レメント２、マルチプレクサ１、カウンタC1，
C2同期化エレメント１０、コントロールメンバ
１１及びゲートP7で構成されるアセンブリは結
合手段を形成する。FIFO型のメモリエレメント
はその記憶位置が全で占有されていないときは信
号を発生するように構成されている。記憶化エレ
メント４，５，７，９の出力a1，a2，a3，a4の
各々は、発生信号が使用可能なとき、同期化エレ
メント１０の４個の入力と接続している。レジス
タ２の印加入力ｈはマイクロコンピユータ３の中
央ユニツトUCの出力と接続し、その入力はカウ
ンタC2の“キヤリイ”出力R2と接続している。
本発明の装置の動作を次に説明する。
マルチプレクサ１が第１位置のとき、例えば入
力e1〜e6をそれぞれ出力S1〜S6に接続していると
すると、マイクロコンピユータ３の中央ユニツト
UCは、12ビツトのデイジタル語を、選択した伝
送タイプに従つてスイツチングレジスタ２に印加
する。例えばテープレコーダ８から処理装置６に
データを伝送する必要のあるとき、ビツトb5及び
b4はロジツク値１を有し、スイツチングレジスタ
の他のデイジタル語の他のビツトはロジツク値が
０であり、従つて、ANDゲートP4及びP5が開と
なり、他のゲートP1〜P3及びP6が閉となる。
より複雑な連続するの伝送操作の場合には、例
えばマイクロコンピユータ３のメモリ手段Ｍから
テープレコーダ８に或る数Ｋワードを順次伝送
し、その後引き続いて、データ取得装置１３から
テープレコーダ８に或る数Ｌワードを順次伝送す
る場合には、マイクロコンピユータ３の中央処理
ユニツトUCは、データ伝送を次のように制御す
る。
−カウンタC1，C2にそれぞれ２つの数Ｋ，Ｌを
入力する。
−例えば一方でビツトb1及びb6及び他方でb′3及
びb′6を高ロジツクレベルとし、他のビツトを
低ロジツクレベルとし、その結果、第１段階で
ANDゲートP1及びP6を開とし、第２段階でマ
ルチプレクサ１を切換えてゲートP3及びP6を
開とする。
−有効化信号d2を発生する。
−関連するメモリ手段Ｍに命令を与えてＫワード
のアドレスを指定する。これらのＫワードは
次々と差し引かれ、その伝送をコントロールす
る。
第１段階でゲートP1及びP6は開であり、Ｋワ
ードがメモリエレメント９に、次いでテープレコ
ーダ８に伝送される。メモリエレメント９の記憶
場所が空になるたびに、メモリエレメント９から
信号a4が発生され、同期化エレメント１０による
ダウンカウントパルスの発信を指令し、これによ
りカウンタC1を減数させる。連続したＫ個のパ
ルスによつてカウンタC1がゼロにリセツトされ
たとき、カウンタC1はその出力R1で“キヤリイ”
信号を出力し、これによつてANDゲートP7を開
に制御し、コントロールメンバ１１を付勢する。
他方、コントロールメンバ１１はマルチプレクサ
１の入力ｇにコントロールパスを入力し、かくし
て、出力S1，S2，……S6と入力e′1，e′2，……e′6
との接続を行う。
第２段階ではビツトb′3及びb′6が高ロジツクレ
ベル１の状態にあり、ANDゲートP3及びP6は開
で、Ｌワードの伝送がデータ取得装置１３からテ
ープレコーダ８に連続的に行われる。この伝送速
度は関連するメモリエレメント（FIFO）４及び
９の記憶位置の利用可能性に依存する。
同期化メンバ１０は、カウンタC1の出力R1の
“キヤリイ”信号によつて開に保持されているゲ
ートP7を介してカウンタC2のカウンテイング入
力ED2に加えるべきパルスを例えば信号a1及びa4
から発生させるように構成されている。カウンタ
C2は減数され、ゼロにリセツトされると出力R2
で“キヤリイ”信号をマイクロ−プロセツサ３の
中央ユニツトUCに発信して、所要の一連の伝送
を終える。
２種類のメモリメンバからの第１及び第２のシ
リーズのワードをリンクし、これらを共通のメン
バに伝送する上述の操作は例えば地震データ記録
システムに利用できる。
例えばＬデイジタル語は、フランス特許第
2471088号に開示されている地震データ取得シス
テムのメモリのデマルチプレクスされた地震信号
を示すものである。Ｋデイジタル語は、例えば、
上記地震データのデマルチプレクスされた信号の
同定に必要なデータを示し、該信号の“ラベル”
ともなる。テープレコーダにデマルチプレクスさ
れた信号を伝送するとき、信号のＬ語を“ラベ
ル”であるＫ語としてリンクしてデータブロツク
を同定させる。
上述の実施例は単なる本発明の例示である。例
えば、スイツチングレジスタ２並びにカウンタ
C1，C2を適当にローデイングすることによつて、
メモリメンバＭ、データ取得およひ処理メンバ
６，１３及びテープレコーダ８の間の伝送の可能
な全ての組合わせを得ることが可能である。
本発明では、如何なる場合でもコンピユータの
メモリ手段をリレーとして使用せず、相違するデ
ータ伝送の制御で中央ユニツトの役割は命令を開
始することに制限され、従つてコンピユータを他
の仕事にも用いることができる。
【図面の簡単な説明】
第１図は従来技術の装置であつて、テープユニ
ツトとオペレータ又は他の付属の記憶化メンバと
の間のデータ伝送の制御をする装置を示す。第２
図は本発明の１実施例に従う装置を示す。 （主な参照番号）、UC：中央処理ユニツト、
Ｍ：メモリ、Ｏ：特定の計算オペレータ、SC：
結合システム、Ｂ：テープユニツト、Ｄ：記録デ
イスク、C1，C2：カウンタ、P1，P2，P3，P4，
P5，P6：ANDゲート、１……マルチプレクサ、
２……スイツチングレジスタ、３……マイクロコ
ンピユータ、４，５，７，９……メモリエレメン
ト、６……データ処理システム、８……データレ
コーダ−リーダー、１０……同期化エレメント、
１１……コントロールメンバ、１２……ロジツク
ゲートのアセンブリ、１３……データ取得システ
ム。

Claims (1)

  1. 【特許請求の範囲】 １ データ取得システム１３と、記録及び読取装
    置８を含む装置アセンブリとの間のデータ伝送を
    制御するために、コンピユータに付属した装置で
    あつて、データ伝送動作を制御するように、コン
    ピユータによつて制御される結合手段と、前記デ
    ータ取得システムと前記装置アセンブリの前記記
    録及び読取装置との間を選択的に接続するロジツ
    クゲートアセンブリ１２を含み、前記結合手段
    は、前記コンピユータ３からの少なくとも一連の
    特定信号を記憶するメモリエレメント２を含み、
    該メモリエレメントは、前記特定信号を前記ロジ
    ツクゲートアセンブリの制御入力に印加して、該
    ロジツクゲートアセンブリにより前記データ取得
    システムと前記装置アセンブリの前記記録及び読
    取装置との間が選択的に接続されるようにするこ
    とを特徴とするコンピユータに付属した装置。 ２ 前記結合手段は、前記メモリエレメント２に
    接続されたマルチプレクサ１を含み、該マルチプ
    レクサは、前記コンピユータから前記メモリエレ
    メントに伝送され且つ前記データ取得装置と前記
    装置アセンブリの別個の装置との間の複数のデー
    タ伝送に各々関連する複数組の別個の特定信号内
    の選択した１組の特定信号を前記ロジツクゲート
    アセンブリの前記制御入力に印加することを特徴
    とする特許請求の範囲第１項に記載の装置。 ３ 前記結合手段は更に、第１カウンタC1と第
    ２カウンタC2を含み、これらの第１及び第２カ
    ウンタの印加入力L1，L2は、２つの連続する伝
    送のそれぞれ伝送されるべきデータの数を記録す
    るように前記コンピユータに接続されており、前
    記結合手段は更に、前記第２カウンタC2のダウ
    ン−カウント入力ED2に結合される同期エレメン
    ト１０を含んでおり、該同期エレメントは、前記
    マルチプレクサ１を制御して、前記データ取得装
    置と前記装置アセンブリの他の装置との間の第２
    のデータ伝送を可能とすることを特徴とする特許
    請求の範囲第２項に記載の装置。 ４ 前記結合手段は、有効化ロジツクゲートP7
    を含み、該有効化ロジツクゲートP7の入力は、
    前記第１カウンタC1の“キヤリイ”出力R1に連
    続され、前記有効化ロジツクゲートP7の出力は、
    前記第２カウンタC2のダウン−カウント入力ED2
    に接続され、前記結合手段は更に、前記第１カウ
    ンタC1の“キヤリイ”出力R1及び前記コンピユ
    ータ３に接続された制御メンバー１１を含んでお
    り、該制御メンバー１１は、前記マルチプレクサ
    を制御する信号を発生することを特徴とする特許
    請求の範囲第２項又は第３項に記載の装置。 ５ 上記装置アセンブリは更に、データ処理手段
    ６とコンピユータの記憶装置手段Ｍとを含み、前
    記ロジツクゲートアセンブリのゲートP1からP6
    は、メモリエレメント４，５，７，９をそれぞれ
    介して、前記データ取得装置１３と前記記録及び
    読取装置８と前記データ処理手段６と前記記憶装
    置手段Ｍとに接続されており、前記メモリエレメ
    ント４，５，７，９は、データ伝送を示す信号を
    発生し、該信号は、前記同期エレメント１０に送
    られることを特徴とする特許請求の範囲第３項に
    記載の装置。 ６ 前記記憶エレメント２は、印加入力が前記コ
    ンピユータ３に接続しているレジスタからなるこ
    とを特徴とする特許請求の範囲第１項に記載の装
    置。 ７ 前記コンピユータはマイクロコンピユータで
    あり、前記記録及び読取装置８は高速型ユニツト
    であることを特徴とする特許請求の範囲第１項に
    記載の装置。
JP58045243A 1982-03-17 1983-03-17 デ−タ取得システムと、記録及び読取装置からなるアセンブリとの間のデ−タ伝送を制御するコンピユ−タに関連した装置 Granted JPS58172733A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8204670A FR2523746B1 (fr) 1982-03-17 1982-03-17 Dispositif associe a un calculateur pour commander des transferts de donnees entre un systeme d'acquisition de donnees et un ensemble comportant un appareil d'enregistrement et de lecture
FR8204670 1982-03-17

Publications (2)

Publication Number Publication Date
JPS58172733A JPS58172733A (ja) 1983-10-11
JPH0412497B2 true JPH0412497B2 (ja) 1992-03-04

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ID=9272166

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Application Number Title Priority Date Filing Date
JP58045243A Granted JPS58172733A (ja) 1982-03-17 1983-03-17 デ−タ取得システムと、記録及び読取装置からなるアセンブリとの間のデ−タ伝送を制御するコンピユ−タに関連した装置

Country Status (9)

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US (1) US4669060A (ja)
JP (1) JPS58172733A (ja)
CA (1) CA1216679A (ja)
DE (1) DE3309639A1 (ja)
FR (1) FR2523746B1 (ja)
GB (1) GB2117944B (ja)
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