JPH0317145B2 - - Google Patents

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JPH0317145B2
JPH0317145B2 JP59051307A JP5130784A JPH0317145B2 JP H0317145 B2 JPH0317145 B2 JP H0317145B2 JP 59051307 A JP59051307 A JP 59051307A JP 5130784 A JP5130784 A JP 5130784A JP H0317145 B2 JPH0317145 B2 JP H0317145B2
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bus
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JP59051307A
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Shidonii Baanzu Chaaruzu
Rei Kurabutorii Maikeru
Aren Goonyu Dowaito
Uein Hinkeru Sukotsuto
Arubaato Reromu Jooji
Jon Meifuiirudo Maikeru
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/282—Cycle stealing DMA
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

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Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明はデータ処理システムに係り、特に処理
装置と複数の入出力（Ｉ／Ｏ）装置との間で多数
のデータバイトをサイクルスチール方式で転送す
るデータ処理システムに係る。 〔従来技術〕 従来のデータ処理システムにおいては、各Ｉ／
Ｏ装置は専用の装置アダプタを介してシステムチ
ヤネルに直接接続されるか、または幾つかのＩ／
Ｏ装置が１つにまとめられて共通の集合制御装置
を介して接続されている。チヤネルのデータ転送
速度はどのＩ／Ｏ装置よりも速く、従つて各々の
装置アダプタあるいは集合制御装置は、チヤネル
との間を単一のバーストで転送されるデータブロ
ツクを保持し得る専用のデータバツフアを備えて
いる。各バツフアは、関連する入出力装置との間
ではバイト単位の転送を行い、共通のチヤネルと
の間ではブロツク（バースト）多重化転送を行う
ように個々に設計する必要がある。 〔発明が解決しようとする問題点〕 従来のデータ処理システムでは、Ｉ／Ｏ装置ご
とに異なつている装置アダプタにバツフアが設け
られ、更に装置アダプタがチヤネルに直結されて
いたため、次のような問題があつた。 (1) ２以上のＩ／Ｏ装置がデータを転送する場合
はチヤネル待ち時間をとる必要があるため、同
時に多重化（インタリーブ）方式でデータ転送
を遂行することはできない。 (2) Ｉ／Ｏ装置ごとにバツフアが必要であり、ま
たその設計も同じものにできない。 (3) バツフアが故障すると、予備のバツフアを設
けておかない限り、関連するＩ／Ｏ装置はデー
タを転送できなくなる。 〔問題点を解決するための手段〕 本発明は処理機構に接続されたブロツク多重化
チヤネル（システムチヤネル）と複数のＩ／Ｏ装
置に接続されたバイト多重化母線（装置レベル母
線）との間に共通の多重バツフアアダプタを設け
たことを特徴としている。多重バツフアアダプタ
は、各々が少なくとも１つのデータブロツクを保
持し得る複数のバツフアと、データブロツク全体
を転送するに十分長い間個々のバツフアを選択的
にチヤネルに接続するチヤネルインタフエース
と、各バツフアを順次にバイト多重化母線に接続
してそれらと２以上のＩ／Ｏ装置との間でバイト
多重化方式の同時転送を行わせる母線インタフエ
ースとを含む。 なお、本明細書において、「バイト」はJISや
ISOで規定されているようにｎ個のビツトからな
るデータ単位を意味し（ｎは２以上の整数で、普
通は８）、「ブロツク」あるいは「バースト」はこ
のようなデータ単位が途中で途切れることなく複
数個連続したものを意味する。１ブロツクが何バ
イトであるかはシステムによつて異なる。 〔実施例〕 本発明に従うデータ処理システムの概要を第１
図に示す。このシステムの処理機構２０は制御記
憶処理装置CSP２１および主記憶処理装置MSP
２２を含んでいる。CSP２１は制御記憶２２から
マイクロ命令を受取り、MSP２２は読取り−書
込み式の主記憶２４にあるマクロ命令およびデー
タを取扱う。CSP２１およびMSP２２は処理装
置母線２５に接続される。この母線２５には少な
くとも１台のチヤネル制御装置２６が接続されて
いる。特公昭56−37579号公報はこのような処理
機構２０の一例を開示している。 システムチヤネル３０はデータ線、アドレス線
および制御線を含み、ブロツク多重チヤネルとし
て働く。システムチヤネル３０を介する並列デー
タ転送は、８ビツト単位および16ビツト単位のい
ずれも可能である。本実施例では８ビツト＝１バ
イト、16ビツト＝１ワードとする。処理機構２０
と選択されたＩ／Ｏ装置との間のデータ転送は通
常はバーストモードのブロツク多重サイクルスチ
ール方式で行われる。その際、２ないし128のワ
ードから成るバースト（ブロツク）が処理機構２
０と選択されたＩ／Ｏ装置との間を転送され、そ
れが終ると別のバーストが別のＩ／Ｏ装置（前と
同じＩ／Ｏ装置でもよい）との間を転送される。 第１図のシステムにおけるもう一方の機構は
Ｉ／Ｏ機構４０である。Ｉ／Ｏ機構４０は、Ｉ／
Ｏ装置４１および関連する装置アダプタ４２で構
成された多数のＩ／Ｏユニツト（以下、単に装置
という）を含む。Ｉ／Ｏ装置４１の例としては、
キーボード付きデイスプレイ端末、プリンタ、フ
レキシブルデイスク駆動装置、ハードデイスク駆
動装置、テープ駆動装置などがある。各装置はデ
ータおよび制御信号に関する独自の要求を標準形
式に変換するための装置アダプタ４２を持つてい
る。 １つのグループに含まれる各アダプタは装置レ
ベル（DL）母線５０に接続されるDL母線５０は
すべてのアダプタに共通の線とアダプタごとに設
けられている線とを含む。本実施例ではDL母線
５０を介する並列データ転送は８ビツト（バイ
ト）単位で行われるが、母線幅は直接本発明には
関係しない。DL母線５０を介するデータ転送は
バイト多重化される。即ち、第１の装置からの単
一データバイトに続いて第２の装置からの単一デ
ータバイトが転送されるというように、一連の固
定長時間スロツトにおいて、選択された装置に関
する単一データバイトがインタリーブ方式で次々
に転送される。これらの時間スロツトのうちの１
つは、データではなくて装置指令を転送するのに
用いられる。 システムチヤネル３０とDL母線５０との間の
データ転送は多重バツフアアダプタ（MBA）６
０を介して行われる。MBA６０の機能はシステ
ムチヤネル３０のブロツク多重プロトコルをDL
母線５０のバイト多重プロトコルに変換するこ
と、その逆の変換を行うこと、異なつたデータ転
送速度を整合するため、および優先順位に従つた
データ転送を行うためにデータをバツフアするこ
と、ならびに同時に２以上の転送を処理するた
め、およびハードウエア障害が生じても転送を続
行できるようにするために多重データ経路を与え
ることである。システムチヤネル３０には、各々
専用のDL母線を有する２以上のMBAを接続す
ることもできる。その場合、各MBAはシステム
チヤネル３０上の特定のアドレスによつて選択さ
れる。 各々のMBA６０はチヤネルインタフエース６
１、少なくとも２つのバツフア６２、およびDL
インタフエース６３を有する。バツフア６２は先
入れ先出し式のいわゆるFIFOバツフアである。
チヤネルインタフエース６１はシステムチヤネル
３０に接続され、装置インタフエース６３はDL
母線５０に接続される。装置指令をシステムチヤ
ネル３０からDL母線５０へ直接転送するため、
および内部制御信号をやりとりするために、両イ
ンタフエース間に中間（Ｉ）線６４が設けられて
いる。このＩ母線６４は各々のFIFOバツフア６
２にも接続され、バツフアパラメータをロードし
たり、状況レジスタをセンスしたり、FIFOバツ
フア６２の切換えを行つたりするのに利用され
る。チヤネルインタフエース６１と各々のFIFO
バツフア６２との間の転送は８ビツトのＣ母線６
５を介して行われ、装置インタフエース６３と
各々のFIFOバツフア６２との間の転送は８ビツ
トのＤ母線６６を介して行われる。 第２図〜第４図はMBA６０の詳細を示したも
のであるが、形としては第１図のMBA６０を左
へ90度回転したものになつている。なお、重複を
避けるため、FIFOバツフア６２に関しては１つ
しか示していない。第２図および第４図中の小さ
な円は、図示していないFIFOバツフアの対応す
る構成要素への接続を表わしている。 第２図はチヤネルインタフエース６１の構成
と、システムチヤネル３０の関係する線とを示し
ている。これらの線のうち、コントロールアウト
COはデータ転送動作を開始する。サービスアウ
トSOは多重バイトのサイクルスチール動作にお
いて、ストローブ信号が発生される度にデータが
転送されることを示す。サービスインSIは、装置
アダプタが指令バイトを受取つたことをチヤネル
に知らせ、またセンス動作およびチヤネルへのサ
イクルスチール転送においては、チヤネルデータ
母線、アドレスレジスタ選択母線ARS及びタグ
母線上のデータが使用可能であることを知らせ
る。指令出力母線CBOは、コントロールアウト
COおよびサービスアウトSOと一緒になつてチヤ
ネルデータ母線上のデータの種類を識別する３ビ
ツトのコードを転送する。ストローブ信号は有効
データの存在を示し、それによつて多重バイトの
サイクルスチール動作における連続バイト転送の
ペースが決まる。基本サイクルスチール（BCS）
要求は、選択されたFIFOバツフアに所定量のデ
ータが書込まれたときに出される。バースト信号
は、多重バイトのサイクルスチール動作が要求さ
れていることを示す。本実施例では、単一のバー
ストで256バイトまで転送できる。 チヤネルインタフエース制御装置６１１は上述
のような種々のチヤネル信号とMBA６０の内部
制御信号との間の変換を行うための論理を含む。
内部制御信号のうち、まずIOCストローブは、Ｉ
母線６４に有効データがあることを示す。IOロ
ード／センスは、選択されたレジスタの動作が書
込み（ロード）か読取り（センス）かを示す。
IO修飾子は４本の線で送られ、FIFOバツフア６
２（第３図）にある種々のレジスタのうち、Ｉ母
線６４との間でパラメータをやりとりするレジス
タを選択する。この選択にはIOストローブも使
用される。IOストローブは通常はIOCストローブ
を反転したものになつている。IOストローブ＝
０およびIO修飾子＝1011の組合せは、いずれか
一方のFIFOバツフア６２を付勢するためのＢレ
ジスタ６１２を選択し、ロードまたはセンスを行
わせる。Ｂレジスタ６１２は単一ビツトのラツチ
であつて、そのバツフア選択出力はチヤネルイン
タフエース制御装置６１およびFIFOバツフア６
２へ送られ、信号の切換えを行う。 上述の信号はチヤネル信号CO，SOおよび
CBOの組合せに応じて通常のやり方で発生され
る。サービスインSIは、コントロールアウトCO
がオンのときに最初のストローブに応答して発生
される。バツフアストローブはシステムチヤネル
３０のストローブから引出されるデータタイミン
グ信号であり、バツフア要求はBCS要求および
バーストへ変換される。チヤネルインタフエース
制御装置６１１は制御のためにＩ母線６４との間
で直接データをやりとりすることもできる。 チヤネルデータ母線は情報ビツト用に16本の線
を含み、サイクルスチールデータ転送においては
２バイト幅の両方向データ母線として使用され、
チヤネル初期接続手順においては両方向へデータ
を同時に転送できるように２つの１バイト幅単方
向データ母線（方向は互いに逆）として使用され
る。データレジスタ６１３は２バイトのデータと
１バイトのデータとの間の変換を行う。３ウエイ
のマルチプレクサ（MUX）６１４は、データレ
ジスタ６１３とＩ母線６４および２つのFIFOバ
ツフア６２のＣ母線６５との間での１バイトのデ
ータ転送を、内部制御信号の状態に応じて選択的
に切換える。 タグ母線は６本の線を含み、サイクルスチール
データ転送時における転送方向、チヤネルデータ
母線のバイトモード（１バイトまたは２バイトを
指定）などの種々の機能および条件をチヤネルイ
ンタフエース制御装置６１に知らせる。アドレス
レジスタ選択（ARS）母線は４本の線を含み、
サイクルスチールデータ転送のために主記憶２４
をアドレス指定する際にCSP２１にあるどのレジ
スタを使用するかを指定する。MBA６０の内部
ではFIFOバツフアごとにタグ母線およびARS母
線が設けられており、現在どのFIFOバツフアが
活動状態にあるかに応じてMUX６１５で切換え
られる。 第３図は一方のFIFOバツフア６２の詳細を示
したものである。システムチヤネル３０からDL
母線５０へのデータの流れは、チヤネルインタフ
エース６１から１バイトのＣ母線６５，１０２４
バイトのFIFOメモリ６２１、Ｄ母線６６および
装置インタフエース６３（第４図）を通つて１バ
イトのDLデータ母線に至る。データの流れが逆
の場合は、DLデータ母線から始まつて同じ経路
を逆に進むことになる。FIFOメモリ６２１は通
常の構成のもので、１０２４バイトのランダムア
クセスメモリ（RAM）６２１１を用いる。
RAM６２１１は、書込みの場合は書込みカウン
タ６２１２によりアドレス指定され、読取りの場
合は読取りカウンタ６２１３によりアドレス指定
される。書込みデータは、データ転送の方向に応
じて、１バイトのデータレジスタ６２１４および
６２１５のうちのいずれか一方から供給される。
書込みカウンタ６２１２は最初は転送されるべき
データの開始アドレスをロードされ、１バイトの
データがRAM６２１１へ書込まれる度に１ずつ
増分される。これに対して、読取りカウンタ６２
１３は最初は終了アドレスをロードされ、１バイ
トのデータがRAM６２１１から読取られる度に
１ずつ増分される。アツプダウン（Ｕ／Ｄ）カウ
ンタ６２１６は書込みカウンタ６２１２により増
分（または減分）され、読取りカウンタ６２１３
により減分（または増分）される。従つて、Ｕ／
Ｄカウンタ６２１６から出力線６２１７へ出され
るカウント値が“０”であればバツフアが空であ
ることを示し（MT）、“1023”であればバツフア
が一杯であることを示し（Ｆ）、“128”であれば
最初のフルブロツクが書込まれたことを示す
（Ｓ）。 バツフア制御装置６２２は書込みカウンタ６２
１２、読取りカウンタ６２１３および種々のパラ
メータレジスタ６２３のロードおよびセンスを行
う通常の論理を含む。。これらはいずれもIOロー
ド／センス線の状態に応じて、Ｉ母線６４からロ
ードされるか、またはセンスされた内容がＩ母線
６４へ出力される。下記の表は、IOストローブ、
IOCストローブおよびIO修飾子の組合わせによつ
てどのレジスタおよびカウンタが選択されるかを
示したものである。
〔発明の効果〕
本発明の効果は次のとおりである。 (1) チヤネル待ちの必要なしに、２以上の装置が
バイト多重方式で並行してデータ転送を遂行す
ることができる。 (2) 複数の装置に対して共通のバツフアが使用さ
れるので各バツフアの設計を同じにすることが
でき、またバツフアの数は装置の数より少なく
てもよい。 (3) １つのバツフアが故障しても残りのバツフア
を用いてデータ転送を遂行することができる。 (1)の効果について具体的に説明する。 装置１および装置２としてデイスクフアイルが
使用された場合の従来技術および本発明の比較を
第８図に示す。第８図の上側部分はＩ／Ｏ制御装
置が直接システムチヤネルに接続されている従来
の多重バイトサイクルスチール動作のタイミング
を示している。装置１および装置２は共にデイス
クフアイルであるから、デイスク上の特定のトラ
ツクを見つけるためのシーク時間と、デイスクを
回転して適切なセクタをヘツドのところにもつて
くるための待ち時間とが必要である。データ時間
は実際のデータ転送に要する時間である。
「SYS」で示されているシステム時間は、データ
転送の準備のためにシステムマイクロコードを実
行するオーバヘツド期間である。第８図中の「チ
ヤネルビジー」は、２つのサイクルスチール動作
を遂行する際にシステムチヤネルが占拠される時
間を示している。 第８図の下側部分は、MBA（多重バツフアア
ダプタ）６０を有する本発明のデータ処理システ
ムで遂行される同様な２つのサイクルスチール動
作のタイミングを示している。システム時間、シ
ーク時間、待ち時間およびデータ時間の各々の長
さは従来と同じであるが、「チヤネル待ち」がな
い分だけ合計時間が短くなつている。短縮された
時間の比率は約35％である。更に、このような大
幅な時間短縮にもかかわらず、チヤネルビジー時
間はそれ程増えていない。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロツク図。第
１Ａ図は第２図、第３図および第４図のつながり
を示すブロツク図。第２図、第３図および第４図
はMBA６０の詳細を示すブロツク図。第５図は
MBA６０に設けられている各種パラメータレジ
スタのロード動作のタイミングを示す図。第６図
は装置レベル母線を介するバイト多重転送のタイ
ミングを示す図。第７図はシステムチヤネルを介
するブロツク多重転送のタイミングを示す図。第
８図は本発明および従来技術におれるデータ転送
タイミングを比較した図。

Claims (1)

  1. 【特許請求の範囲】 １ 下記の(イ)ないし(ホ)を具備するデータ処理シス
    テム。 (イ) 処理機構。 (ロ) 前記処理機構に接続されたブロツク多重チヤ
    ネル。 (ハ) 複数の入出力装置。 (ニ) 前記入出力装置に接続されたバイト多重母
    線。 (ホ) 前記入出力装置によつて共通に使用され、
    各々がデータブロツクを少なくとも１つ保持し
    得る複数のバツフアと、前記ブロツク多重チヤ
    ネルに応答して前記ブロツク多重チヤネルと前
    記バツフアブロツクとの間でデータブロツク全
    体を転送するに十分長い間前記バツフアを選択
    的に前記ブロツク多重チヤネルに接続するチヤ
    ネルインタフエースと前記バツフアを各々順次
    に前記バイト多重母線に接続してそれらと異な
    つた入出力装置との間でデータバイトを多重化
    方式で転送させる装置インタフエースとを有す
    る多重バツフアアダプタ。
JP59051307A 1983-05-13 1984-03-19 デ−タ処理システム Granted JPS59208630A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/494,250 US4571671A (en) 1983-05-13 1983-05-13 Data processor having multiple-buffer adapter between a system channel and an input/output bus
US494250 1990-03-14

Publications (2)

Publication Number Publication Date
JPS59208630A JPS59208630A (ja) 1984-11-27
JPH0317145B2 true JPH0317145B2 (ja) 1991-03-07

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ID=23963706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59051307A Granted JPS59208630A (ja) 1983-05-13 1984-03-19 デ−タ処理システム

Country Status (6)

Country Link
US (1) US4571671A (ja)
EP (1) EP0125561B1 (ja)
JP (1) JPS59208630A (ja)
BR (1) BR8402215A (ja)
DE (1) DE3483492D1 (ja)
MX (1) MX155253A (ja)

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