JPH04126438U - 信号伝送路の伝送エラー測定用回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＣ等を使用した電子回路の伝送エラー測定
をパソコン等の汎用のデジタルコンピュータを用いて行
えるようにする。 【構成】 デジタルコンピュータの入出力ポートに接続
した第１、第２の変換器と、これら第１、第２の変換器
に接続した第１、第２のシフトレジスタと、第１のシフ
トレジスタからの出力データを伝送路へ送出するドライ
バと、伝送路からの帰還データを受けて第２のシフトレ
ジスタへ送るレシーバと、第１、第２のシフトレジスタ
へデータの出力タイミングを与える高速クロックとから
構成したパソコン等の入出力ポートに付設できる伝送エ
ラー測定回路。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、ＩＣ等を使用した電子回路（信号伝送路）の信号伝送エラーの測 定用回路に関する。

【０００２】

【従来の技術】

ＩＣ等を使用した電子回路に欠陥がないかどうかを検出するために、当該回路 の一端から予めその信号内容が分かっているランダムビットパターンを入力し、 当該回路を通って他端から出て来る信号を受信して、入力時のビットパターンと 比較し、伝送エラーを検出するエラーレイト測定の専用機が知られている。

【０００３】 一方、上記ＩＣ等を使用した電子回路の正確なエラーレイト測定のためには、 当該回路へのビット情報の入力（打出し）を１ビット当り１００ナノ秒程度の非 常な高速で行わなければならないので、上記エラーレイト測定の専用機は、この 高速打出しのための手段を専用機自身の中に備え、そのために当該専用機は大が かりでかつ高価な装置となっている。

【０００４】

【考案が解決しようとする課題】

上記専用機は大がかりで高価な上に、もちろんエラーレイト測定のためだけに しか用い得ない。 そこで、この考案はパソコン等の既設のコンピュータに接続して所望の電子回 路へと符号ビットを高速で入力し得、しかも当該電子回路から高速で返ってくる 符号ビットを受け、パソコン等コンピュータへ、当該コンピュータが受信しうる ように出力する伝送エラー測定用の回路を提供しようとするものである。

【０００５】

【課題を解決するための手段】

この考案に係る回路は、パソコン等デジタルコンピュータの出力ポートに接続 して、該ポートから出力される符号データをシリアルデータへ変換する第１の変 換器と、該第１の変換器で変換されたデータを一時蓄積する第１のレジスタと、 該第１のレジスタから信号伝送路の起点へとデータを出力するドライバと、信号 伝送路の終点からのデータを受けるレシーバと、該レシーバで受けたデータを一 時蓄積する第２のレジスタと、該第２のレジスタに蓄積されたデータをパラレル データへ変換してパソコン等のデジタルコンピュータの入力ポートへ送出する第 ２の変換器と、上記第１、第２のレジスタへデータの入出力タイミングを与える 高速クロックとからなる伝送エラー測定用回路である。

【０００６】

【実施例】

図１にこの考案に係る伝送エラー測定用回路の構成を示す。 （１）は既設のパソコン（２）の入出力ポートであり、この入出力ポート（１ ）にこの実施例の回路が接続してある。 この実施例の回路は上記入出力ポート（１）にそれぞれバス接続したパラレル ／シリアル変換器（以下第１の変換器という）（３）、シリアル／パラレル変換 器（以下第２の変換器という）（４）と、上記第１、第２の変換器（３）（４） に接続した、それぞれ８ビットのシフトレジスタ４つからなる第１、第２のシフ トレジスタ群（５）（６）と、第１のシフトレジスタ群（５）からの出力データ を測定すべき伝送路（７）へ送出するドライバ（８）と、伝送路（７）から帰還 するデータを受けて第２のシフトレジスタ群（６）へ送出するレシーバ（９）、 および上記第１、第２のシフトレジスタ群（５）（６）へデータの入出力タイミ ングを与える高速クロック送出部（１０）とから構成される。（１１）は伝送路 の起点、（１２）は終点である。

【０００７】 高速クロック送出部（１０）は外部の公知の高速クロック（１３）（この例で は市販のジェネレータを用いている）と、該クロック（１３）からのクロック信 号（ａ）を受信して、パソコン（２）からのスタート信号（ｂ）によってその送 出を制御するクロック送出回路（１４）とからなっており、該クロック送出回路 （１４）から送出されるクロック信号（ｃ）は、パソコン（２）の入出力ポート （１）から出力されるデータセットクロック信号（ｄ）およびデータアウトクロ ツク信号（ｅ）と、それぞれオアゲート（１５）（１６）を介して第１、第２の シフトレジスタ群（５）（６）へ入力される。

【０００８】 また、上記データセットクロック信号（ｄ）は第１の変換器（３）へ入力され 、データアウトクロック信号（ｅ）は第２の変換器（４）へも入力される。 （ｆ）はパソコン（２）から出力される第１の変換器（３）の制御信号である 。 なお、この実施例では３２ビットパソコンを使用しているので、シフトレジス タ群（５）（６）はそれぞれ８ビット用のシフトレジスタ４つを集合させたもの であるが、他のタイプのパソコンを用いる場合にはそのビット数に合わせてシフ トレジスタの種類、個数を選択する。

【０００９】 次に、図２〜４に示した信号のタイミングチャートを参照して、上記回路の動 作を説明する。 すなわち、パソコン（２）内では公知のアルゴリズムによって同一パターン（ 例えば「１００１１００１…」等）が循環的に繰返すＰＮ符号信号が発生されて おり、このＰＮ符号信号が８ビットごとに第１の変換器（３）へと送出される。 図２において、（ｇ）が上記ＰＮ符号信号のパラレルイン信号であり、（ｈ） が第１の変換器（３）へ入力されるパラレルデータ（ＰＮ符号信号）を表わす。 第１の変換器（３）へ入力されたＰＮ符号信号は、次にシリアルデータとなっ て前記データセットクロック信号（ｄ）によって順に第１のシフトレジスタ群（ ５）へと送出される。 図２において、（ｉ）がその８ビットのシリアルデータを表わす。パターンと しては前記の「１００１１００１…」以外にも任意のパターンが選択できる。 （ｆ−１）は前記制御信号（ｆ）としてのクロックイン信号を表わし、（ｊ） はシリアルクロック信号を表わす。 なお、上記データセットクロック信号（ｄ）は周期が５０マイクロ秒で、２０ キロヘルツの信号である。

【００１０】 上記のようにして第１のシフトレジスタ群（５）に蓄積されたＰＮ符号信号（ データ）は、次に前記高速クロック送出部（１０）からの高速クロックによって 次のようにしてドライバ（８）へと送出され、さらにドライバ（８）から測定す べき伝送路（７）へと高速で送出される。

【００１１】 すなわち、図３における（ａ）が高速クロック（１３）から定常的に送られて いる高速クロック信号であり、この信号が、クロック送出回路（１４）へとスタ ート信号（ｂ−１）が入力されることによって初めて各シフトレジスタ群（５） （６）へと送出され、この入力された高速クロックによってシフトレジスタ群（ ５）に蓄積していた３２ビットのデータがドライバ（８）へと打出される。この 打出しはクロック送出回路（１４）自身が作るリセット信号（ｂ−２）により終 了する。 伝送路（７）を通ったデータの、レシーバ（９）を介した第２のシフトレジス タ群（６）への取込みも上記高速クロック（ｃ）によりタイミングを取って行わ れる。

【００１２】 上記高速クロック信号（ａ）（ｃ）は周期が１００ナノ秒で、１０メガヘルツ の信号であり、伝送路（７）へはそれと同一の周期でＰＮ符号信号が送出される 。 この送出される３２ビットのデータが図３において（Ｋ）で示される。リセッ ト信号（ｂ−２）はクロック送出回路（１４）自身が、スタート信号（ｂ）を受 けた後のクロック（ａ）のパルス数をカウントして、データの送受を完了しうる 所定の時間が経過した時点で発生される。 なお、上記スタート信号（ｂ−１）とリセット信号（ｂー２）の間にパソコン （２）内では後に詳述するエラー数のカウントを行う。このカウント動作時間が 図３において（ｍ）で表わされる。

【００１３】 上記のようにして測定すべき伝送路（７）へ送出されレシーバ（９）により受 けられて第２のシフトレジスタ群（６）へと取込まれたデータは、その後第２の 変換器（４）へと送出されるが、その際の信号のタイミングが図４に示される。 すなわち、第２のシフトレジスタ群（６）に取込まれたデータは、前記データ アウトクロック信号（ｅ）によりタイミングを取られて第２の変換器（４）へと 順に送出され、第２の変換器（４）でシリアルデータからパラレルデータに変換 され、さらにパソコン入出力ポート（１）へと出力される。 図４において、（ｎ）はシリアルレジスタ群（６）から出力されるシリアルデ ータを表わし、（ｐ）は第２の変換器（４）からパソコン（２）へと出力される パラレルデータ（ＰＮ符号信号）を表わす。（ｇ）はシリアルクロック信号を表 わす。 上記データアウトクロック信号（ｅ）はデータセットクロック信号（ｄ）と同 じく、周期が５０マイクロ秒で２０キロヘルツの信号である。

【００１４】 以上のようにして、パソコン（２）で発生するＰＮ符号信号が、シフトレジス タ群（５）（６）と高速クロック送出部（１０）の作用により伝送路（７）へは １０メガヘルツ程度の高速のタイミングで送信されて、再びパソコンの入出力ポ ート（１）へ受信されるが、この受信されたＰＮ符号信号と送信したＰＮ符号信 号とがパソコン（２）内で、ビットごとに比較されてエラー数がカウントされる 。 上記カウント動作期間は図３に示し、前述したようにパソコン（２）からスタ ート信号（ｂ−１）を発し、次にリセット信号（ｂ−２）が発生されるまでの時 間（ｍ）である。

【００１５】 そして、この実施例では上記エラー数のカウントが合計で５０万ビットに達す れば、そこでエラーレートを算出するようにパソコン（２）のプログラムを組ん でおり、前述のＰＮ符号信号の送出からエラーレートの算出までのフロー（パソ コン（２）のフロー）を図５に示す。

【００１６】 すなわち、初期設定（ステップＳ１）のあと、第１のシフトレジスタ群（５） へとＰＮ符号信号（データ）の送出動作を行い（ステップＳ２）、伝送路（７） への送出を行う（ステップＳ３）と共に、伝送路（７）から帰還してくるデータ を第２のシフトレジスタ群（６）へと取り込む（ステップＳ４）。 このステップＳ２からステップＳ４までの行程において、パソコン（２）から は前記制御信号（ｆ）が出力されて第１の変換器（３）を所定のタイミングで動 作させ、スタート信号（ｂ）が出力されて、前記クロック送出回路（１４）を動 作させ、高速クロック信号を所定のタイミングおよび期間で第１、第２のシフト レジスタ群（５）（６）へ送出することは前述の通りである。

【００１７】 そして、パソコン（２）内へ帰還したＰＮ符号信号（３２ビット）を送信した 信号と比較して、相異するビット数をカウントし（ステップＳ５）、次に比較し たビット数が合計で５０万ビットに達したかどうか判断し（ステップＳ６）、５ ０万ビットに達していないならば、再びＰＮ符号信号の送信ステップへ戻り、５ ０万ビットに達したならばエラーレートの算出を行う（ステップＳ７）。 すなわち、エラーレートの算出は、５０万ビットをチェックしたうちのエラー ビット数のパーセンテージを算出して行う。

【００１８】 また、上記例ではチェックしたビット数（５０万）と検出したエラービット数 （ｎ個）のデータを用いてエラーレートのみを算出しているが、他の実施例では パソコン（２）に種々の演算プログラムをロードしておいて、エラーレートの算 出以外の種々の解析を行って測定すべき伝送路（ＩＣ）の特性などを知ることが できる。

【００１９】

【考案の効果】

以上の説明で明らかなように、この考案に係る伝送エラー測定用回路では、パ ソコン等の既設のコンピュータに接続するだけで、当該パソコンのビット入出力 機能および演算機能を用いて、所望の伝送路（ＩＣ等を使用した電子回路）の伝 送エラー測定を正確に行うことができる。 また、パソコン等の汎用のコンピュータを用いるので、コスト安くかつ取込ん だエラーデータを用いて容易に種々な解析をすることができる。

【図面の簡単な説明】

【図１】 この考案に係る伝送エラー測定用回路の構成
を示すブロック図。

【図２】 第１の変換器と第１のシフトレジスタ群に関
連するクロックおよび入出力データのタイミングチャー
ト。

【図３】 高速クロック送出部に関連するクロックおよ
び入出力データのタイミングチャート。

【図４】 第２の変換器と第２のシフトレジスタ群に関
連するクロックおよび入出力データのタイミングチャー
ト。

【図５】 パソコンの動作を含めた伝送エラー測定用回
路のフローチャート。

【符号の説明】

（１） 入出力ポート （２） パソコン （３） 第１の変換器 （４） 第２の変換器 （５） 第１のレジスタ （６） 第２のレジスタ （７） 信号伝送路 （８） ドライバ （９） レシーバ （１０） 高速クロック送出部 （Ｃ） 高速クロック信号

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 パソコン等のデジタルコンピュータの出
   力ポートに接続して、該ポートから出力される符号デー
   タをシリアルデータへ変換する第１の変換器と、該第１
   の変換器で変換されたデータを一時蓄積する第１のレジ
   スタと、該第１のレジスタから信号伝送路へとデータを
   出力するドライバと、信号伝送路からのデータを受ける
   レシーバと、該レシーバで受けたデータを一時蓄積する
   第２のレジスタと、該第２のレジスタに蓄積されたデー
   タをパラレルデータへ変換してパソコン等のデジタルコ
   ンピュータの入力ポートへ送出する第２の変換器と、上
   記第１、第２のレジスタへデータの入出力タイミングを
   与える高速クロック送出手段とからなることを特徴とす
   る信号伝送路の伝送エラー測定用回路。