JPH0412645B2 - - Google Patents
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- Publication number
- JPH0412645B2 JPH0412645B2 JP57170732A JP17073282A JPH0412645B2 JP H0412645 B2 JPH0412645 B2 JP H0412645B2 JP 57170732 A JP57170732 A JP 57170732A JP 17073282 A JP17073282 A JP 17073282A JP H0412645 B2 JPH0412645 B2 JP H0412645B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- source
- potential
- mosfet
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000005513 bias potential Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はFETで構成されるレベルシフト回路
に関する。
に関する。
MOSFETで構成されるリニア回路に於ては、
入力信号の直流電位を回路が動作する入力電圧範
囲に移動させるためにレベルシフ回路を必要とす
る場合がしばしばある。典型的な例はソース接地
回路を用いる場合である。一般にソース接地回路
は動作をする入力電圧の範囲が極めて狭く、入力
しようとする信号の直流電位がその範囲に存在し
ない場合が多い。この場合、入力信号を一旦レベ
ルシフト回路を通過させ、その直流電位をソース
接地回路が動作する範囲に移動させた後にソース
接地回路に加えるということがよく行なわれる。
このようなレベルシフト回路には、それを置いた
事による周波数特性の劣化を小さく抑えるため
に、出力抵抗が充分小さい事が要求される。
入力信号の直流電位を回路が動作する入力電圧範
囲に移動させるためにレベルシフ回路を必要とす
る場合がしばしばある。典型的な例はソース接地
回路を用いる場合である。一般にソース接地回路
は動作をする入力電圧の範囲が極めて狭く、入力
しようとする信号の直流電位がその範囲に存在し
ない場合が多い。この場合、入力信号を一旦レベ
ルシフト回路を通過させ、その直流電位をソース
接地回路が動作する範囲に移動させた後にソース
接地回路に加えるということがよく行なわれる。
このようなレベルシフト回路には、それを置いた
事による周波数特性の劣化を小さく抑えるため
に、出力抵抗が充分小さい事が要求される。
従来、レベルシフト回路としてはソースフオロ
ワ回路が広く用いられてきた。その一例を第１図
に示す。
ワ回路が広く用いられてきた。その一例を第１図
に示す。
第１図に於てMOSFET１のドレイン電極は第
１の電源５に接続され、ゲート電極は入力端子３
に接続され、ソース電極は出力端子４に接続され
ている。またMOSFET２のドレイン電極は出力
端子４に接続され、ゲート電極はバイアス電位を
与える電源７に接続され、ソース電極は第２の電
源６に接続さている。入力端子３に加えられる信
号は、MOSFET１と２の利得係数とMOSFET
２のゲート電極のバイアス電位によりほぼ決定さ
れる大きさだけ電位移動され、出力端子４に現わ
れる。
１の電源５に接続され、ゲート電極は入力端子３
に接続され、ソース電極は出力端子４に接続され
ている。またMOSFET２のドレイン電極は出力
端子４に接続され、ゲート電極はバイアス電位を
与える電源７に接続され、ソース電極は第２の電
源６に接続さている。入力端子３に加えられる信
号は、MOSFET１と２の利得係数とMOSFET
２のゲート電極のバイアス電位によりほぼ決定さ
れる大きさだけ電位移動され、出力端子４に現わ
れる。
MOSFET１のトランスコンダクタンスをgm1
とすると、第１図のレベルシフト回路の出力抵抗
はほぼ１／gm1となる。ところがトランスコンダ
クタンスgm1は、電位移動の大きさと消費電流で
決定されてしまう。
とすると、第１図のレベルシフト回路の出力抵抗
はほぼ１／gm1となる。ところがトランスコンダ
クタンスgm1は、電位移動の大きさと消費電流で
決定されてしまう。
従つて、第１図に示す従来回路を特に広帯域の
回路を用いようとする場合、回路の帯域幅は出力
抵抗に反比例するから、出力抵抗を充分に小さく
できない従来のレベルシフト回路では、必要な帯
域幅が得られないことが実際にしばしばある。
回路を用いようとする場合、回路の帯域幅は出力
抵抗に反比例するから、出力抵抗を充分に小さく
できない従来のレベルシフト回路では、必要な帯
域幅が得られないことが実際にしばしばある。
本発明は、この点に鑑み、出力抵抗が従来回路
よりもはるかに小さいレベルシフト回路の提供を
目的とする。
よりもはるかに小さいレベルシフト回路の提供を
目的とする。
本発明によるレベルシフト回路は、ドレイン電
極を第１の電源に接続しゲート電極を入力端子に
接続しソース電極を接続点に接続した第１の
EFTと、ドレイン電極を前記接続点に接続しソ
ース電極を第２の電源に接続しゲート電極を第３
の電源に接続した第２のFETと、ドレイン電極
を前記第１の電源に接続しゲート電極を第４の電
源に接続しソース電極を出力端子に接続した第３
のEFTと、ドレイン電極を前記出力端子に接続
しソース電極を前記第２の電源に接続した第４の
EFTと、前記接続点の電位変化と前記出力端子
の電位変化とを加え合わせて前記第４のEFTの
ゲート電極に印加する回路とを備えて構成され
る。
極を第１の電源に接続しゲート電極を入力端子に
接続しソース電極を接続点に接続した第１の
EFTと、ドレイン電極を前記接続点に接続しソ
ース電極を第２の電源に接続しゲート電極を第３
の電源に接続した第２のFETと、ドレイン電極
を前記第１の電源に接続しゲート電極を第４の電
源に接続しソース電極を出力端子に接続した第３
のEFTと、ドレイン電極を前記出力端子に接続
しソース電極を前記第２の電源に接続した第４の
EFTと、前記接続点の電位変化と前記出力端子
の電位変化とを加え合わせて前記第４のEFTの
ゲート電極に印加する回路とを備えて構成され
る。
以下図面を参照して本発明を詳細に説明する。
第２図は本発明の一実施例を示す回路図であ
る。MOSFET１１のドレイン電極は第１の電源
１９に接続され、ゲート電極は入力端子１６に接
続され、ソース電極は接続点１８に接続されてい
る。MOSFET１２のドレイン電極は接続点１８
に接続され、ゲート電極はバイアス電位を与える
電源２１に接続され、ソース電極は第２の電源２
０に接続されている。MOSFET１３のドレイン
電極は第１の電源１９に接続されゲート電極はバ
イアス電位を与える電源２２に接続され、ソース
電極は出力端子１７に接続されている。
MOSFET１４のドレイン電極は出力端子１７に
接続され、ソース電極は第２の電源２０に接続さ
れている。１５は出力端子１７と接続点１８の電
位変化を加算してMOSFET１４のゲート電極に
印加するアナログ加算回路である。第２図で用い
ているFETはすべて同一導電型である。
る。MOSFET１１のドレイン電極は第１の電源
１９に接続され、ゲート電極は入力端子１６に接
続され、ソース電極は接続点１８に接続されてい
る。MOSFET１２のドレイン電極は接続点１８
に接続され、ゲート電極はバイアス電位を与える
電源２１に接続され、ソース電極は第２の電源２
０に接続されている。MOSFET１３のドレイン
電極は第１の電源１９に接続されゲート電極はバ
イアス電位を与える電源２２に接続され、ソース
電極は出力端子１７に接続されている。
MOSFET１４のドレイン電極は出力端子１７に
接続され、ソース電極は第２の電源２０に接続さ
れている。１５は出力端子１７と接続点１８の電
位変化を加算してMOSFET１４のゲート電極に
印加するアナログ加算回路である。第２図で用い
ているFETはすべて同一導電型である。
次に第２図に示す回路の動作を説明する。
MOSFET１１と１２は第１図の回路と同じソー
スフオロワ回路を構成する。入力端子１６に加え
られる信号は、MOSFET１１と１２の利得係数
とMOSFET１２のゲート電極のバイアス電位に
より決定される大きさだけ電位移動を受け、接続
点１８に現われる。一方MOSFET１３と１４は
インバータ回路を構成し、その利得はMOSFET
１３と１４のトランスコンダクタンスの比により
ほぼ決定される。この利得が充分大きく、かつア
ナログ加算回路１５の利得が１の近傍またはそれ
以上あるときは、出力端子１７からMOSFET１
４のゲート電極への負帰還により、MOSFET１
４のゲート電極の電位の変化は常に小さく抑えら
れる。従つて、接続点１８の電位変化と出力端子
１７の電位変化との和はほぼ零になる。この結
果、出力端子１７には接続点１８の電位変化とほ
ぼ同じ大きさで移送が反対の電位変化が現われ
る。すなわち出力端子１７には入力端子１６に加
わる信号とほぼ同じ大きさで位相が反対の電位変
化が得られるから、本回路はレベルシフト回路と
して動作する。そして、この回路の電位移動の大
きさは、MOSFET１１及び１２を流れる電流、
MOSFET１３のゲート・ソース間電圧（VGS）
並びに電源２２のバイアス電位によつて定まる。
MOSFET１１と１２は第１図の回路と同じソー
スフオロワ回路を構成する。入力端子１６に加え
られる信号は、MOSFET１１と１２の利得係数
とMOSFET１２のゲート電極のバイアス電位に
より決定される大きさだけ電位移動を受け、接続
点１８に現われる。一方MOSFET１３と１４は
インバータ回路を構成し、その利得はMOSFET
１３と１４のトランスコンダクタンスの比により
ほぼ決定される。この利得が充分大きく、かつア
ナログ加算回路１５の利得が１の近傍またはそれ
以上あるときは、出力端子１７からMOSFET１
４のゲート電極への負帰還により、MOSFET１
４のゲート電極の電位の変化は常に小さく抑えら
れる。従つて、接続点１８の電位変化と出力端子
１７の電位変化との和はほぼ零になる。この結
果、出力端子１７には接続点１８の電位変化とほ
ぼ同じ大きさで移送が反対の電位変化が現われ
る。すなわち出力端子１７には入力端子１６に加
わる信号とほぼ同じ大きさで位相が反対の電位変
化が得られるから、本回路はレベルシフト回路と
して動作する。そして、この回路の電位移動の大
きさは、MOSFET１１及び１２を流れる電流、
MOSFET１３のゲート・ソース間電圧（VGS）
並びに電源２２のバイアス電位によつて定まる。
次に第２図の回路の出力抵抗を第１図の回路と
比較に於て考察する。出力抵抗は入力信号を零に
したときの出力端子に印加した電位変化と、それ
によつて生じる出力電流の変化量の比である。第
１図に於て、出力端子４に電位変化を印加したと
きに生じる電流の変化は、MOSFET１を流れる
電流の変化によるものがほとんどであり、従つて
出力抵抗は前述の通りほぼ１／gm1となる。これ
に対して第２図の回路に於て、出力端子に電位変
化を印加した場合は、MOSFET１３を流れる電
流の変化の他に、アナログ加算回路１５を通して
MOSFET１４のゲート電位が変化することによ
るMOSFET１４を流れる電流の変化があり、し
かも普通後者の方がはるかに大きい。従つて第２
図の回路の出力抵抗はほぼ１／（Ａ・gm14）と
なる。但し、Ａは帰還回路１５の利得であり、
gm１４はMOSFET１４のトランスコンダクタン
スである。さて、飽和領域にあるMOSFETのト
ランスコンダクタンスgmは近似的に次式で表わ
されことは能く知られている。
比較に於て考察する。出力抵抗は入力信号を零に
したときの出力端子に印加した電位変化と、それ
によつて生じる出力電流の変化量の比である。第
１図に於て、出力端子４に電位変化を印加したと
きに生じる電流の変化は、MOSFET１を流れる
電流の変化によるものがほとんどであり、従つて
出力抵抗は前述の通りほぼ１／gm1となる。これ
に対して第２図の回路に於て、出力端子に電位変
化を印加した場合は、MOSFET１３を流れる電
流の変化の他に、アナログ加算回路１５を通して
MOSFET１４のゲート電位が変化することによ
るMOSFET１４を流れる電流の変化があり、し
かも普通後者の方がはるかに大きい。従つて第２
図の回路の出力抵抗はほぼ１／（Ａ・gm14）と
なる。但し、Ａは帰還回路１５の利得であり、
gm１４はMOSFET１４のトランスコンダクタン
スである。さて、飽和領域にあるMOSFETのト
ランスコンダクタンスgmは近似的に次式で表わ
されことは能く知られている。
gm＝２×IDS／（VGS−VT） ………(1)
ここでIDS、VGS、VTはそれぞれドレイン・
ソース間電流、ゲート・ソース間電圧、闘値電圧
である。第１図に於ては、電位移動の大きさと消
費電流が決定されてしまうと、MOSFET１のゲ
ート・ソース間電圧VGSとドレイン・ソース間
電流IDSが決定されてしまうので、gm1も決定さ
れてしまうのは式(1)より分かる。これに対し第２
図の回路に於ては、電位移動の大きさは
MOSFET１４ゲート・ソース間電圧（VGS）に
は依存しないから、MOSFET１４のドレイン・
ソース間電流IDSが一定の条件のもとでも、
MOSFET１４のゲート電極の電位を第２の電源
に近づけていくことで、電位移動の大きさを変化
させることなく、MOSFET１４のゲート・ソー
ス間電圧VGSを闘値電圧VTに幾らでも近づける
ことができる。そこで、式(1)によると原理的には
gm14は幾らでも大きくすることが可能であるこ
とが分る。
ソース間電流、ゲート・ソース間電圧、闘値電圧
である。第１図に於ては、電位移動の大きさと消
費電流が決定されてしまうと、MOSFET１のゲ
ート・ソース間電圧VGSとドレイン・ソース間
電流IDSが決定されてしまうので、gm1も決定さ
れてしまうのは式(1)より分かる。これに対し第２
図の回路に於ては、電位移動の大きさは
MOSFET１４ゲート・ソース間電圧（VGS）に
は依存しないから、MOSFET１４のドレイン・
ソース間電流IDSが一定の条件のもとでも、
MOSFET１４のゲート電極の電位を第２の電源
に近づけていくことで、電位移動の大きさを変化
させることなく、MOSFET１４のゲート・ソー
ス間電圧VGSを闘値電圧VTに幾らでも近づける
ことができる。そこで、式(1)によると原理的には
gm14は幾らでも大きくすることが可能であるこ
とが分る。
従つて、電位移動の大きさと消費電流が決定さ
れた場合、一般にＡ・gm14はgm1よりはるかに
大きくすることが可能であり、第２図の回路によ
ると第１図の回路に比較しはるかに小さな出力抵
抗を得ることができる。
れた場合、一般にＡ・gm14はgm1よりはるかに
大きくすることが可能であり、第２図の回路によ
ると第１図の回路に比較しはるかに小さな出力抵
抗を得ることができる。
第２図の回路をさらに具体化した一実施例を第
３図に示す。
３図に示す。
デプレツシヨン型MOSFET３０と３１には電
気的特性が同じものが選んであり、また出力端子
１７と接続点１８の動作点電位は等しくとられて
いる。出力端子１７と接続点１８に生じた逆向き
の電位変化に対しては、MOSFET３０と３１を
流れる電流の合計は変化しないから、MOSFET
１４のゲート電極３７の電位は変化しない。出力
端子１７と接続点１８に生じた同じ向きの電位変
化に対しては、MOSFET３０と３１は
MOSFET３２と共にソースフオロワ回路として
働き、MOSFET１４のゲート電極３７に電位変
化ほぼ１の利得で伝える。従つてMOSFET３
０，３１，３２からなる回路は第２図のアナログ
加算回路１５を実現している。
気的特性が同じものが選んであり、また出力端子
１７と接続点１８の動作点電位は等しくとられて
いる。出力端子１７と接続点１８に生じた逆向き
の電位変化に対しては、MOSFET３０と３１を
流れる電流の合計は変化しないから、MOSFET
１４のゲート電極３７の電位は変化しない。出力
端子１７と接続点１８に生じた同じ向きの電位変
化に対しては、MOSFET３０と３１は
MOSFET３２と共にソースフオロワ回路として
働き、MOSFET１４のゲート電極３７に電位変
化ほぼ１の利得で伝える。従つてMOSFET３
０，３１，３２からなる回路は第２図のアナログ
加算回路１５を実現している。
デプレツシヨン型MOSFET３３とエンハンス
メント型MOSFET３４は、MOSFET１２及び
MOSFET３２のゲート電極にバイアス電位を与
えている。同様にデプレツシヨン型MOSFET３
５とエンハンスメント型MOSFET３６は、
MOSFET１３のゲート電極にバイアス電位を与
える電源の働きをしている。以上ように第３図の
回路は第２図の回路を具体化した一例となつてい
る。
メント型MOSFET３４は、MOSFET１２及び
MOSFET３２のゲート電極にバイアス電位を与
えている。同様にデプレツシヨン型MOSFET３
５とエンハンスメント型MOSFET３６は、
MOSFET１３のゲート電極にバイアス電位を与
える電源の働きをしている。以上ように第３図の
回路は第２図の回路を具体化した一例となつてい
る。
以上述べた如く本発明によれば、従来のものよ
り出力抵抗のはるかに小さいレベルシフト回路を
得ることができる。従つて、本発明は、
MOSFET集積回路に於けるリニア回路の広帯域
化に大きく寄与することができる。
り出力抵抗のはるかに小さいレベルシフト回路を
得ることができる。従つて、本発明は、
MOSFET集積回路に於けるリニア回路の広帯域
化に大きく寄与することができる。
第１図は従来のレベルシフト回路（ソースフオ
ロワ回路）の回路図、第２図は本発明の一実施例
を示す回路図、第３図は第２図をさらに具体化し
た一実施例を示す回路図である。 １，２，１１，１２，１３，１４，３０，３
１，３２，３３，３４，３５，３６……
MOSFET、３，１６……入力端子、４，１７…
…出力端子、５，６，１９，２０……電源、７，
２１，２２……バイアス電位を与える電源、１５
……アナログ加算回路、１８……接続点。
ロワ回路）の回路図、第２図は本発明の一実施例
を示す回路図、第３図は第２図をさらに具体化し
た一実施例を示す回路図である。 １，２，１１，１２，１３，１４，３０，３
１，３２，３３，３４，３５，３６……
MOSFET、３，１６……入力端子、４，１７…
…出力端子、５，６，１９，２０……電源、７，
２１，２２……バイアス電位を与える電源、１５
……アナログ加算回路、１８……接続点。
Claims (1)
- １ ドレイン電極を第１の電源に接続しゲート電
極を入力端子に接続しソース電極を接続点に接続
した第１のFETと、ドレイン電極を前記接続点
に接続しソース電極を第２の電源に接続しゲート
電極を第３の電源に接続した第２のFETと、ド
レイン電極を前記第１の電源に接続しゲート電極
を第４の電源に接続しソース電極を出力端子に接
続した第３のFETと、ドレイン電極を前記出力
端子に接続しソース電極を前記第２の電源に接続
した第４のFETと、前記接続点の電位変化と前
記出力端子の電位変化とを加え合わせて前記第４
のFETのゲート電極に印加する回路とを備える
レベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170732A JPS5961205A (ja) | 1982-09-29 | 1982-09-29 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170732A JPS5961205A (ja) | 1982-09-29 | 1982-09-29 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961205A JPS5961205A (ja) | 1984-04-07 |
| JPH0412645B2 true JPH0412645B2 (ja) | 1992-03-05 |
Family
ID=15910358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170732A Granted JPS5961205A (ja) | 1982-09-29 | 1982-09-29 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961205A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102427358A (zh) * | 2011-06-14 | 2012-04-25 | 盐城师范学院 | 太阳能供电电力接地电阻自动监测加液器 |
-
1982
- 1982-09-29 JP JP57170732A patent/JPS5961205A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961205A (ja) | 1984-04-07 |
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