JPH0416493Y2 - - Google Patents
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- Publication number
- JPH0416493Y2 JPH0416493Y2 JP1986115565U JP11556586U JPH0416493Y2 JP H0416493 Y2 JPH0416493 Y2 JP H0416493Y2 JP 1986115565 U JP1986115565 U JP 1986115565U JP 11556586 U JP11556586 U JP 11556586U JP H0416493 Y2 JPH0416493 Y2 JP H0416493Y2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- gate
- current
- current mirror
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Description
(イ) 産業上の利用分野
本考案はカレントミラー回路に関し、特に高精
度の定常電流を得ることができるカレントミラー
回路に関する。 (ロ) 従来の技術 従来のカレントミラー回路を第３図に示す。図
においてR1は抵抗、Tr1，Tr2はNchMOSFET、
Tr3，Tr4はPchMOSFETである。 NchMOSFETTr1のドレインとゲートは抵抗
R1に接続されソースが接地されている。
NchMOSFETTr2のゲートはNchMOSFETTr1
のゲートおよびび抵抗R1に接続され、ソースは
接地されている。またPchMOSFETTr3のドレイ
ンとゲートはNchMOSFETTr2のドレインに接
続され、さらに、PchMOSFETTr4のゲートに接
続されている（例えばLSIハンドブツク電子通信
学会編、オーム社、昭和59年11月発行、P621参
照。）。 上述の回路において、抵抗R1と
NchMOSFETTr1によりリフアレンス電流IAが決
定される。リフアレンス電流IAは
NchMOSFETTr1とNchMOSFETTr2のカレン
トミラーによりIBIAβTr2／βTr1（ただしβTr1，βT
r2 はそれぞれTr1，Tr2のβ）の電流を流す。さら
に、電流IBはPchMOSFETTr3と
PchMOSFETTr4のカレントミラーによりIEIB
βTr4／βTr3（ただしβTr3，βTr4はそれぞれTr3，Tr4 のβ）の出力電流を流す。 なお、βはβ＝ｋＷ／Ｌで定まる各MOSFET個 有の定数である（ただし、Ｌ：チヤネル長、Ｗ：
チヤネル幅、ｋ＝μεoxε0／Tox（μ：電子の移動
度、εox：酸化膜の比誘電率、ε0：真空中の比誘
電率、Tox：ゲート酸化膜の膜厚）。 また、第４図に初段のカレントミラーをPch側
で行つた場合を示す。 Tr11，Tr12はPchMOSFETであり、Tr13，
Tr14はNchMOSFETであり、動作は上述のNch
側で行つたものと同様である。 なお、電流IA，IB，IEはそれぞれ図中矢印で示
す方向に流れるものとする。 (ハ) 考案が解決しようとする問題点 上述の従来技術ではβが変動（通常集積化され
ているのですべてのMOSFETが変動する）すれ
ばリフアレンス電流IAが変動し、出力電流IEが変
動する。また、微細化されたチヤネル幅のトラン
ジスタでは短チヤンネル効果により飽和領域の
IDS（ドレイン・ソース間電流）−VDS（ドレイン・
ソース間電圧）特性に傾きが表われる。βの変動
によりカレントミラートランジスタペア（例えば
Tr1とTr2，Tr3とTr4，Tr11とTr12，Tr13と
Tr14）のVDSに差が生じれば上記のIDS−VDS特性
の傾きにより理想的なカレントミラーにならな
い。つまりβの変動により出力電流IEが変動す
る。さらに、電源電圧が変動すれば上記の変動に
加えより大きな変動となる。 本考案は上述の問題点に鑑みさなれたものでβ
や電源電圧が変化しても出力電流の変動が少ない
カレントミラー回路を提供しようとするものであ
る。 (ニ) 問題点を解決するための手段 本考案は定電流源にドレインとゲートが接続さ
れた第1MOSFETと、ゲートが第1MOSFETの
ゲートに接続された第2MOSFETと、ドレイン
とゲートが第2MOSFETのドレインに接続され
た第3MOSFETと、ゲートが第3MOSFETのゲ
ートに接続された第4MOSFETとを含むカレン
トミラー回路において、前記第3MOSFETと並
列に接続されゲートが前記第1MOSFETのゲー
トに接続される第5MOSFETが備えられること
を特徴とする。 (ホ) 作用 第3MOSFETと並列に接続されゲートが第
1MOSFETのゲートに接続される第5MOSFET
を備えることにより、βや電源電圧が変化した場
合には、第3MOSFETと第5MOSFETのそれぞ
れに流れる電流が変化し、出力電流IEは略一定に
保たれる。 (ヘ) 実施例 第１図は本考案実施例のカレントミラー回路で
ある。図においてＲは抵抗（定電流源）、TR1は
第1MOSFET（NchMOSFET）、TR2は第
2MOSFET（NchMOSFET）、TR3は第
3MOSFET（PchMOSFET）、TR4は第
4MOSFET（PchMOSFET）、TR5は第
5MOSFET（PchMOSFET）である。 第1MOSFETTR1のドレインとゲートは抵抗
Ｒに接続されソースが接地されている。第
2MOSFETTR2のゲートは第1MOSFETTR1の
ゲートおよび抵抗Ｒに接続され、ソースは接地さ
れている。また、第3MOSFETTR3のドレイン
とゲートは第2MOSFETTR2のドレインに接続
され、さらに第4MOSFETTR4のゲートに接続
されている。 また、第5MOSFETTR5は第3MOSFETTR3
と並列に接続され、ゲートが第1MOSFETTR1
のゲートに接続されている。 以下に上記回路の動作を説明する。 抵抗Ｒと第1MOSFETTR1によりリフアレン
ス電流IAが決定される。電流IAは第
1MOSFETTR1と第2MOSFETTR2のカレント
ミラーによりIBIAβTR2／βTR1（ただし、βTR1， βTR2はそれぞれTR1，TR2のβ）の電流を流す。
電流IBは第5MOSFETTR5と第3MOSFETTR3を
流れる電流IC，IDに分けることができる。さらに
電流IDは第3MOSFETTR3と第4MOSFETTR4の
カレントミラーによりIEIDβTR4／βTR3（ただし、 βTR3，βTR2はそれぞれTR3，TR4のβ）の電流
を流す。 ここで、電源電圧、βが共に上昇すると、リフ
アレンス電流IAが増加、リフアレンス電圧（VA
（ノードＡでの電圧））が低下（抵抗値がある程度
大きければ電源電圧増加によるVAの増加は極小
であり結果としてβの増加に影響されてVAは低
下する。）し、電流IBが増加する。リフアレンス
電圧VAの低下により第5MOSFETのオン抵抗が
下がれば電流IDに対する電流ICの比率が増し、電
流IDの増加が抑えられる。従つて出力電流IEの増
加が抑えられる。また、電流IA，IB，IC，ID，IEは
図中矢印方向に流れるものとする。 また、電源電圧、βが共に低下した場合、リフ
アレンス電流IAが減少、リフアレンス電圧VAが
上昇して電流IBが減少する。リフアレンス電圧
VAの上昇（抵抗値がある程度以上大きければ電
源電圧低下によるVAの減少は極小であり結果と
してβに影響されてVAは上昇する。）によりTR5
のオン抵抗が上昇すれば電流IDに対する電流ICの
比率が下がり、電流IDの減少が抑えられる。従つ
て出力電流IEの減少も抑えられる。 なお、上述の動作説明では電源電圧、βが共に
上がる場合、共に下がる場合を示したが、電源電
圧が上昇しβが低下、または電源電圧が低下しβ
が上昇する場合は共に上がる場合、共に下がる場
合よりも出力電流IEの変動がより小さくなる。こ
れは電源電圧が出力電流IEに与える影響と、βが
出力電流IEに与える影響が打ち消し合うためであ
る。 また、第１図の実施例では初段のカレントミラ
ーをNch側で行つたが、第２図に初段のカレント
ミラーをPch側で行つたものを示す。 図においてＲは抵抗（定電流源）、TR11は第
1MOSFET（PchMOSFET）、TR12は第
2MOSFET（PchMOSFET）、TR13は第
3MOSFET（NchMOSFET）、TR14は第
4MOSFET（NchMOSFET）、TR15は第
5MOSFET（NchMOSFET）である。動作は初
段のカレントミラーをNch側で行つたものと同様
である。 さらに、上述の２つの実施例は２段目のカレン
トミラーに出力電流IE補正用の第5MOSFETを接
続したが、２段目以降のカレントミラーに接続し
ても同様の効果が得られる。 また。考案者は第１図の実施例において実験を
行つた。 ここで、第１、第２、第３、第４、第
5MOSFETのＷ（チヤネル幅）／Ｌ（チヤネル長）
の値をそれぞれ350／５、500／５、200／５、
6500／５、15／５とし、抵抗Ｒを12KΩとした。 測定結果を以下に示す。
度の定常電流を得ることができるカレントミラー
回路に関する。 (ロ) 従来の技術 従来のカレントミラー回路を第３図に示す。図
においてR1は抵抗、Tr1，Tr2はNchMOSFET、
Tr3，Tr4はPchMOSFETである。 NchMOSFETTr1のドレインとゲートは抵抗
R1に接続されソースが接地されている。
NchMOSFETTr2のゲートはNchMOSFETTr1
のゲートおよびび抵抗R1に接続され、ソースは
接地されている。またPchMOSFETTr3のドレイ
ンとゲートはNchMOSFETTr2のドレインに接
続され、さらに、PchMOSFETTr4のゲートに接
続されている（例えばLSIハンドブツク電子通信
学会編、オーム社、昭和59年11月発行、P621参
照。）。 上述の回路において、抵抗R1と
NchMOSFETTr1によりリフアレンス電流IAが決
定される。リフアレンス電流IAは
NchMOSFETTr1とNchMOSFETTr2のカレン
トミラーによりIBIAβTr2／βTr1（ただしβTr1，βT
r2 はそれぞれTr1，Tr2のβ）の電流を流す。さら
に、電流IBはPchMOSFETTr3と
PchMOSFETTr4のカレントミラーによりIEIB
βTr4／βTr3（ただしβTr3，βTr4はそれぞれTr3，Tr4 のβ）の出力電流を流す。 なお、βはβ＝ｋＷ／Ｌで定まる各MOSFET個 有の定数である（ただし、Ｌ：チヤネル長、Ｗ：
チヤネル幅、ｋ＝μεoxε0／Tox（μ：電子の移動
度、εox：酸化膜の比誘電率、ε0：真空中の比誘
電率、Tox：ゲート酸化膜の膜厚）。 また、第４図に初段のカレントミラーをPch側
で行つた場合を示す。 Tr11，Tr12はPchMOSFETであり、Tr13，
Tr14はNchMOSFETであり、動作は上述のNch
側で行つたものと同様である。 なお、電流IA，IB，IEはそれぞれ図中矢印で示
す方向に流れるものとする。 (ハ) 考案が解決しようとする問題点 上述の従来技術ではβが変動（通常集積化され
ているのですべてのMOSFETが変動する）すれ
ばリフアレンス電流IAが変動し、出力電流IEが変
動する。また、微細化されたチヤネル幅のトラン
ジスタでは短チヤンネル効果により飽和領域の
IDS（ドレイン・ソース間電流）−VDS（ドレイン・
ソース間電圧）特性に傾きが表われる。βの変動
によりカレントミラートランジスタペア（例えば
Tr1とTr2，Tr3とTr4，Tr11とTr12，Tr13と
Tr14）のVDSに差が生じれば上記のIDS−VDS特性
の傾きにより理想的なカレントミラーにならな
い。つまりβの変動により出力電流IEが変動す
る。さらに、電源電圧が変動すれば上記の変動に
加えより大きな変動となる。 本考案は上述の問題点に鑑みさなれたものでβ
や電源電圧が変化しても出力電流の変動が少ない
カレントミラー回路を提供しようとするものであ
る。 (ニ) 問題点を解決するための手段 本考案は定電流源にドレインとゲートが接続さ
れた第1MOSFETと、ゲートが第1MOSFETの
ゲートに接続された第2MOSFETと、ドレイン
とゲートが第2MOSFETのドレインに接続され
た第3MOSFETと、ゲートが第3MOSFETのゲ
ートに接続された第4MOSFETとを含むカレン
トミラー回路において、前記第3MOSFETと並
列に接続されゲートが前記第1MOSFETのゲー
トに接続される第5MOSFETが備えられること
を特徴とする。 (ホ) 作用 第3MOSFETと並列に接続されゲートが第
1MOSFETのゲートに接続される第5MOSFET
を備えることにより、βや電源電圧が変化した場
合には、第3MOSFETと第5MOSFETのそれぞ
れに流れる電流が変化し、出力電流IEは略一定に
保たれる。 (ヘ) 実施例 第１図は本考案実施例のカレントミラー回路で
ある。図においてＲは抵抗（定電流源）、TR1は
第1MOSFET（NchMOSFET）、TR2は第
2MOSFET（NchMOSFET）、TR3は第
3MOSFET（PchMOSFET）、TR4は第
4MOSFET（PchMOSFET）、TR5は第
5MOSFET（PchMOSFET）である。 第1MOSFETTR1のドレインとゲートは抵抗
Ｒに接続されソースが接地されている。第
2MOSFETTR2のゲートは第1MOSFETTR1の
ゲートおよび抵抗Ｒに接続され、ソースは接地さ
れている。また、第3MOSFETTR3のドレイン
とゲートは第2MOSFETTR2のドレインに接続
され、さらに第4MOSFETTR4のゲートに接続
されている。 また、第5MOSFETTR5は第3MOSFETTR3
と並列に接続され、ゲートが第1MOSFETTR1
のゲートに接続されている。 以下に上記回路の動作を説明する。 抵抗Ｒと第1MOSFETTR1によりリフアレン
ス電流IAが決定される。電流IAは第
1MOSFETTR1と第2MOSFETTR2のカレント
ミラーによりIBIAβTR2／βTR1（ただし、βTR1， βTR2はそれぞれTR1，TR2のβ）の電流を流す。
電流IBは第5MOSFETTR5と第3MOSFETTR3を
流れる電流IC，IDに分けることができる。さらに
電流IDは第3MOSFETTR3と第4MOSFETTR4の
カレントミラーによりIEIDβTR4／βTR3（ただし、 βTR3，βTR2はそれぞれTR3，TR4のβ）の電流
を流す。 ここで、電源電圧、βが共に上昇すると、リフ
アレンス電流IAが増加、リフアレンス電圧（VA
（ノードＡでの電圧））が低下（抵抗値がある程度
大きければ電源電圧増加によるVAの増加は極小
であり結果としてβの増加に影響されてVAは低
下する。）し、電流IBが増加する。リフアレンス
電圧VAの低下により第5MOSFETのオン抵抗が
下がれば電流IDに対する電流ICの比率が増し、電
流IDの増加が抑えられる。従つて出力電流IEの増
加が抑えられる。また、電流IA，IB，IC，ID，IEは
図中矢印方向に流れるものとする。 また、電源電圧、βが共に低下した場合、リフ
アレンス電流IAが減少、リフアレンス電圧VAが
上昇して電流IBが減少する。リフアレンス電圧
VAの上昇（抵抗値がある程度以上大きければ電
源電圧低下によるVAの減少は極小であり結果と
してβに影響されてVAは上昇する。）によりTR5
のオン抵抗が上昇すれば電流IDに対する電流ICの
比率が下がり、電流IDの減少が抑えられる。従つ
て出力電流IEの減少も抑えられる。 なお、上述の動作説明では電源電圧、βが共に
上がる場合、共に下がる場合を示したが、電源電
圧が上昇しβが低下、または電源電圧が低下しβ
が上昇する場合は共に上がる場合、共に下がる場
合よりも出力電流IEの変動がより小さくなる。こ
れは電源電圧が出力電流IEに与える影響と、βが
出力電流IEに与える影響が打ち消し合うためであ
る。 また、第１図の実施例では初段のカレントミラ
ーをNch側で行つたが、第２図に初段のカレント
ミラーをPch側で行つたものを示す。 図においてＲは抵抗（定電流源）、TR11は第
1MOSFET（PchMOSFET）、TR12は第
2MOSFET（PchMOSFET）、TR13は第
3MOSFET（NchMOSFET）、TR14は第
4MOSFET（NchMOSFET）、TR15は第
5MOSFET（NchMOSFET）である。動作は初
段のカレントミラーをNch側で行つたものと同様
である。 さらに、上述の２つの実施例は２段目のカレン
トミラーに出力電流IE補正用の第5MOSFETを接
続したが、２段目以降のカレントミラーに接続し
ても同様の効果が得られる。 また。考案者は第１図の実施例において実験を
行つた。 ここで、第１、第２、第３、第４、第
5MOSFETのＷ（チヤネル幅）／Ｌ（チヤネル長）
の値をそれぞれ350／５、500／５、200／５、
6500／５、15／５とし、抵抗Ｒを12KΩとした。 測定結果を以下に示す。
【表】
第5MOSFETを有さない場合には上表のａ，ｂ
欄の値は約6mA、約21mAと非常に変動が大き
い。 (ト) 考案の効果 本考案は以上の説明から明らかな如く、補正用
の第5MOSFETを第3MOSFETと並列にかつそ
のゲートを第1MOSFETのゲートに接続するこ
とにより、βや電源電圧が変化しても出力電流は
略一定に保たれる。 また、考案者は実験により高精度の定常電流が
得られることを確認した。
欄の値は約6mA、約21mAと非常に変動が大き
い。 (ト) 考案の効果 本考案は以上の説明から明らかな如く、補正用
の第5MOSFETを第3MOSFETと並列にかつそ
のゲートを第1MOSFETのゲートに接続するこ
とにより、βや電源電圧が変化しても出力電流は
略一定に保たれる。 また、考案者は実験により高精度の定常電流が
得られることを確認した。
第１図は本考案実施例のカレントミラー回路の
ブロツク図、第２図は他の実施例のブロツク図、
第３図、第４図は従来のカレントミラー回路のブ
ロツク図を示す。 Ｒ……抵抗（定電流源）、TR1，TR11……第
1MOSFET、TR2，TR12……第2MOSFET、
TR3，TR13……第3MOSFET、TR4，TR14……
第4MOSFET、TR5，TR15……第5MOSFET。
ブロツク図、第２図は他の実施例のブロツク図、
第３図、第４図は従来のカレントミラー回路のブ
ロツク図を示す。 Ｒ……抵抗（定電流源）、TR1，TR11……第
1MOSFET、TR2，TR12……第2MOSFET、
TR3，TR13……第3MOSFET、TR4，TR14……
第4MOSFET、TR5，TR15……第5MOSFET。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 定電流源にドレインとゲートが接続された一
導電型の第1MOSFETと、ゲートが第
1MOSFETのゲートに接続された一導電型の
第2MOSFETと、ドレインとゲートが第
2MOSFETのドレインに接続された逆導電型
の第3MOSFETと、ゲートが第3MOSFETの
ゲートに接続された逆導電型の第4MOSFET
とを含むカレントミラー回路において、 前記第3MOSFETと並列に接続されゲート
が前記第1MOSFETのゲートに接続される逆
導電型の第5MOSFETが備えられていること
を特徴とするカレントミラー回路。 (2) 前記第１、第2MOSFETはNchMOSFETで
あり、前記第３、第４、第5MOSFETは
PchMOSFETであることを特徴とする実用新
案登録請求の範囲第１項に記載のカレントミラ
ー回路。 (3) 前記第１、第2MOSFETはPchMOSFETで
あり、前記第３、第４、第5MOSFETは
NchMOSFETであることを特徴とする実用新
案登録請求の範囲第１項に記載のカレントミラ
ー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986115565U JPH0416493Y2 (ja) | 1986-07-28 | 1986-07-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986115565U JPH0416493Y2 (ja) | 1986-07-28 | 1986-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323820U JPS6323820U (ja) | 1988-02-17 |
| JPH0416493Y2 true JPH0416493Y2 (ja) | 1992-04-14 |
Family
ID=30999335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986115565U Expired JPH0416493Y2 (ja) | 1986-07-28 | 1986-07-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0416493Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715642B2 (ja) * | 1990-08-22 | 1998-02-18 | 日本電気株式会社 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60236307A (ja) * | 1984-05-10 | 1985-11-25 | Nec Corp | 電流源回路 |
-
1986
- 1986-07-28 JP JP1986115565U patent/JPH0416493Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323820U (ja) | 1988-02-17 |
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