JPH04127244A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04127244A JPH04127244A JP2248242A JP24824290A JPH04127244A JP H04127244 A JPH04127244 A JP H04127244A JP 2248242 A JP2248242 A JP 2248242A JP 24824290 A JP24824290 A JP 24824290A JP H04127244 A JPH04127244 A JP H04127244A
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- JP
- Japan
- Prior art keywords
- clock
- supervisor
- memory
- signal
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 abstract description 33
- 230000006870 function Effects 0.000 abstract description 3
- 230000004044 response Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 7
- 238000007493 shaping process Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000004260 weight control Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にエミュレー
タを構成するに必要なエミュレーション・チップの割込
み機能を有するマイクロコンピュータに関する。
タを構成するに必要なエミュレーション・チップの割込
み機能を有するマイクロコンピュータに関する。
従来、この種のマイクロコンピュータは開発支援装置、
いわゆるエミュレータに用いられ、ターゲットのマイク
ロコンピュータと同一の動作周波数でエミュレーション
することが要求され、しかもスーパバイザ割込み処理は
タラゲートと同一の周波数て実行するために高速アクセ
ス時間のメモリ素子により実現している。
いわゆるエミュレータに用いられ、ターゲットのマイク
ロコンピュータと同一の動作周波数でエミュレーション
することが要求され、しかもスーパバイザ割込み処理は
タラゲートと同一の周波数て実行するために高速アクセ
ス時間のメモリ素子により実現している。
例えば、イン・サーキット・エミュレータのメモリの構
成は、通常ユーザメモリの代替として用いられる代替メ
モリ（以下、エミュレーション・メモリと称す）とター
ゲット・マイクロコンピュータのレジスタや内容の読み
出し制御を行なうためにプログラムを格納するバックグ
ランドモニタ格納メモリおよびスーパバイザ側とコマン
ドやデータをやりとりするデュアルポート形式の通信用
メモリとで構成される。これらいずれのメモリもターゲ
ットシステムのマイクロコンピュータと同じ速度で動作
できることが必要となっている。また、マイクロコンピ
ュータが高速のメモリを要求する場合は同様の高速メモ
リが必要になる。更に、前述のデュアル・ポート・メモ
リは高速のメモリであるので、汎用メモリに比べて入手
がむずかしく、ウェイト挿入回路が必要になってくる。
成は、通常ユーザメモリの代替として用いられる代替メ
モリ（以下、エミュレーション・メモリと称す）とター
ゲット・マイクロコンピュータのレジスタや内容の読み
出し制御を行なうためにプログラムを格納するバックグ
ランドモニタ格納メモリおよびスーパバイザ側とコマン
ドやデータをやりとりするデュアルポート形式の通信用
メモリとで構成される。これらいずれのメモリもターゲ
ットシステムのマイクロコンピュータと同じ速度で動作
できることが必要となっている。また、マイクロコンピ
ュータが高速のメモリを要求する場合は同様の高速メモ
リが必要になる。更に、前述のデュアル・ポート・メモ
リは高速のメモリであるので、汎用メモリに比べて入手
がむずかしく、ウェイト挿入回路が必要になってくる。
第４図はかかる従来の一例を示すエミュレータの構成図
である。
である。
第４図に示すように、かかるエミュレータは、スーパバ
イザ・データ・バス１９およびスーパバイザ・アドレス
・バス２０に接続されたスーパバイザＣＰＬＪ１６およ
びスーパバイザ通信メモリ１８と、エミュレーションＣ
ＰＵデータ・バス２１およびエミュレーションＣＰＵア
ドレス・バス２３に接続されたマイクロコンピュータ１
７．バックグランド・モニタ格納メモリ２２およびエミ
ュレーション・メモリ２４と、スーパバイザ通信メモリ
１８からのウェイト要求２９およびバックグランドモニ
タ格納メモリ２２からのウェイト要求２８に基づきマイ
クロコンピュータ１７との間でＡ「Ｗ信号３０および５
ＶＡＣＫ信号３１のやりとりをするウェイト制御回路２
７と、ターゲット・バス・インターフェース１９および
ターゲットメモリ２０とを有している。
イザ・データ・バス１９およびスーパバイザ・アドレス
・バス２０に接続されたスーパバイザＣＰＬＪ１６およ
びスーパバイザ通信メモリ１８と、エミュレーションＣ
ＰＵデータ・バス２１およびエミュレーションＣＰＵア
ドレス・バス２３に接続されたマイクロコンピュータ１
７．バックグランド・モニタ格納メモリ２２およびエミ
ュレーション・メモリ２４と、スーパバイザ通信メモリ
１８からのウェイト要求２９およびバックグランドモニ
タ格納メモリ２２からのウェイト要求２８に基づきマイ
クロコンピュータ１７との間でＡ「Ｗ信号３０および５
ＶＡＣＫ信号３１のやりとりをするウェイト制御回路２
７と、ターゲット・バス・インターフェース１９および
ターゲットメモリ２０とを有している。
この例では、バック・グランド・モニタ格納メモリ２２
やスーパバイザ通信メモリ１８に対してスーパバイザ中
にウェイト制御を行なうため、ウェイト制御回路２７を
有している。
やスーパバイザ通信メモリ１８に対してスーパバイザ中
にウェイト制御を行なうため、ウェイト制御回路２７を
有している。
上述した従来のエミュレータは、エミュレーションの動
作周波数が高速になった場合、エミュレーシヨン・チッ
プの内部のレジスタの読み呂しと書き換えのためのプロ
グラム（バック・グランド・モニタ）の格納メモリや、
スーパバイザＣＰＵと通信のためのメモリをユーザ・シ
ステムの動作周波数と同じにする・必要がある。従って
、ユーザが最高速で使用している場合は、高速のバック
・グランド・モニタ格納用のメモリと通信用メモリを持
つことが必要になるので、中速および低速メモリを使用
した場合に比べて数倍高価になるという欠点がある。ま
た、中速および低速のメモリを使用した場合は、ウェイ
ト制御により可能であるが、回路が複雑になり、やはり
高価になるという欠点がある。
作周波数が高速になった場合、エミュレーシヨン・チッ
プの内部のレジスタの読み呂しと書き換えのためのプロ
グラム（バック・グランド・モニタ）の格納メモリや、
スーパバイザＣＰＵと通信のためのメモリをユーザ・シ
ステムの動作周波数と同じにする・必要がある。従って
、ユーザが最高速で使用している場合は、高速のバック
・グランド・モニタ格納用のメモリと通信用メモリを持
つことが必要になるので、中速および低速メモリを使用
した場合に比べて数倍高価になるという欠点がある。ま
た、中速および低速のメモリを使用した場合は、ウェイ
ト制御により可能であるが、回路が複雑になり、やはり
高価になるという欠点がある。
本発明のマイクロコンピュータは、スーパバイザ用のデ
ィバッグ割込み機能および割込み処理中を示す信号と前
記信号の論理が真のときにＣＰＵの内部クロックの供給
を変更する回路とを有している。
ィバッグ割込み機能および割込み処理中を示す信号と前
記信号の論理が真のときにＣＰＵの内部クロックの供給
を変更する回路とを有している。
すなわち、本発明は、スーパバイザ割込み処理中のとき
クロックの供給を変更して実行速度を遅くすることによ
り、バックグランドモニタ格納用メモリや通信用メモリ
に低速なものを使用できる。
クロックの供給を変更して実行速度を遅くすることによ
り、バックグランドモニタ格納用メモリや通信用メモリ
に低速なものを使用できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すマイクロコンピュータ
の構成図であり、第２図は第１図における各種信号のタ
イミング図である。
の構成図であり、第２図は第１図における各種信号のタ
イミング図である。
第１図および第２図に示すように、本実施例は入力端子
ＸＩ、Ｘ２に水晶発振子１５が接続されたシステムクロ
ック発振回路１と、この発振回路１の出力（周波数ｆ）
の１／２分周を行って波形整形する波形整形回路２と、
波形整形回路２の出力をさらに二段にわたって１／２分
周る分周回路３と、発振回路１．波形整形回路２２分周
回路３の出力あるいは中間出力く周波波：ｆ、ｆ／２゜
ｆ／４．ｆ／８＞を切り換え内部クロック１３を出力す
るセレクタ４と、スーパバイザ割込みのためのＳＶＩ人
力１１および通常割込Ｉ ＮＴｏ〜Ｉ Ｎ Ｔ Ｎの優
先順位を決める優先順位制御回路５と、この優先順位制
御回路５の出力をＣＫ大入力す６ＳＶＭＯＤ Ｆ／Ｆ
６と、内部データ・バスに接続された０２０部９と、０
２０部９からの信号により割込み処理終了を検出する割
込み処理終了検出回路１０と、内部データ・バスを介し
てクロック変更データを受信するクロック変更レジスタ
８とを有している。
ＸＩ、Ｘ２に水晶発振子１５が接続されたシステムクロ
ック発振回路１と、この発振回路１の出力（周波数ｆ）
の１／２分周を行って波形整形する波形整形回路２と、
波形整形回路２の出力をさらに二段にわたって１／２分
周る分周回路３と、発振回路１．波形整形回路２２分周
回路３の出力あるいは中間出力く周波波：ｆ、ｆ／２゜
ｆ／４．ｆ／８＞を切り換え内部クロック１３を出力す
るセレクタ４と、スーパバイザ割込みのためのＳＶＩ人
力１１および通常割込Ｉ ＮＴｏ〜Ｉ Ｎ Ｔ Ｎの優
先順位を決める優先順位制御回路５と、この優先順位制
御回路５の出力をＣＫ大入力す６ＳＶＭＯＤ Ｆ／Ｆ
６と、内部データ・バスに接続された０２０部９と、０
２０部９からの信号により割込み処理終了を検出する割
込み処理終了検出回路１０と、内部データ・バスを介し
てクロック変更データを受信するクロック変更レジスタ
８とを有している。
かかるマイクロコンピュータにおいて、通常のユーザプ
ログラムの実行中は、スーパバイザ処理中テハなイノテ
、ＳＶＭＯＤ Ｆ／Ｆ６のＱ出力（ＳＶＭＯＤ＞は偽
である。従って、クロック変更レジスタ８の出力で定ま
る値でクロックがセレクタ４に入力される０通常は高速
クロックが選択される。ところが、ブレーク条件が一致
し、ＳＶＩ入力端子１１に割込み要求が入力されると、
優先順位制御回路５を経てＳＶＭＯＤ Ｆ／Ｆ６がセ
ットされると同時に、スーパバイザ割込応答端子である
５ＶＡＣＫ端子１２が真となる。このとき、ＳＶＭＯＤ
Ｆ／Ｆ６の出力信号７がセレクタ４に入力されるの
で、この場合は遅いクロック周波数が選択される。この
結果、５ＶＡＣＫ１２によりバックグランドモニタ・メ
モリに制御が移り且つクロック周波数が遅くなっている
ので、遅いメモリでも使用可能になる。
ログラムの実行中は、スーパバイザ処理中テハなイノテ
、ＳＶＭＯＤ Ｆ／Ｆ６のＱ出力（ＳＶＭＯＤ＞は偽
である。従って、クロック変更レジスタ８の出力で定ま
る値でクロックがセレクタ４に入力される０通常は高速
クロックが選択される。ところが、ブレーク条件が一致
し、ＳＶＩ入力端子１１に割込み要求が入力されると、
優先順位制御回路５を経てＳＶＭＯＤ Ｆ／Ｆ６がセ
ットされると同時に、スーパバイザ割込応答端子である
５ＶＡＣＫ端子１２が真となる。このとき、ＳＶＭＯＤ
Ｆ／Ｆ６の出力信号７がセレクタ４に入力されるの
で、この場合は遅いクロック周波数が選択される。この
結果、５ＶＡＣＫ１２によりバックグランドモニタ・メ
モリに制御が移り且つクロック周波数が遅くなっている
ので、遅いメモリでも使用可能になる。
また、ＳＶＭＯＤからユーザプログラムへ移る場合は、
ＣＰＵ９が割込みから復帰命令をデコードし、割込み終
了検出回路１０を動作させる。従って、ＳＶＭＯＤ
Ｆ／Ｆ６はクリアされ、ＳＶＭＯＤ信号７はセレクタ４
に入力されるので、通常のユーザプログラム実行を選択
されたクロックにより行なう。
ＣＰＵ９が割込みから復帰命令をデコードし、割込み終
了検出回路１０を動作させる。従って、ＳＶＭＯＤ
Ｆ／Ｆ６はクリアされ、ＳＶＭＯＤ信号７はセレクタ４
に入力されるので、通常のユーザプログラム実行を選択
されたクロックにより行なう。
第３図は本発明の他の実施例を示すマイクロコンピュー
タの構成図である。
タの構成図である。
第３図に示すように、本実施例は前述した一実施例と比
較し、マイクロコンピュータ内部にて分周回路を有する
のではなく、システムクロック発振回路１の他にＳＶモ
ードクロック発振回路１４を設け、両者のクロックのい
ずれを選択するかをＳＶＭＯＤ Ｆ／Ｆ６の出力であ
るＳＶＭＯＤ信号によりセレクタ４を切り変えて行なう
点が相異している。その他の動作原理は前述した一実施
例と同様であるので、説明を省略する。
較し、マイクロコンピュータ内部にて分周回路を有する
のではなく、システムクロック発振回路１の他にＳＶモ
ードクロック発振回路１４を設け、両者のクロックのい
ずれを選択するかをＳＶＭＯＤ Ｆ／Ｆ６の出力であ
るＳＶＭＯＤ信号によりセレクタ４を切り変えて行なう
点が相異している。その他の動作原理は前述した一実施
例と同様であるので、説明を省略する。
要するに、上述した二つの実施例によれば、スーパバイ
ザ割込みが受は付けられたとき、マイクロコンピュータ
の内部であらかじめ設定されたクロック周波数に供給を
変え、実行速度を遅くすることにより、高速のメモリや
ウェイト挿入回路を必要としないで済む。
ザ割込みが受は付けられたとき、マイクロコンピュータ
の内部であらかじめ設定されたクロック周波数に供給を
変え、実行速度を遅くすることにより、高速のメモリや
ウェイト挿入回路を必要としないで済む。
以上説明したように、本発明のマイクロコンビ二一夕は
スーパバイザ割込み中にその状態を知らせる信号を用い
ることにより、スーパバイザ割込み中にＣＰＵ内部の動
作周波数を遅く変更すれば、メモリに低速のものを使用
することができるという効果がある。特に、エミュレー
タに使用する場合、高速のスタティックＲＡＭは通常の
低速および中速のスタティックＲＡＭに比べて数倍の価
格であり、複数個使用する場合、その経済化は大きい。
スーパバイザ割込み中にその状態を知らせる信号を用い
ることにより、スーパバイザ割込み中にＣＰＵ内部の動
作周波数を遅く変更すれば、メモリに低速のものを使用
することができるという効果がある。特に、エミュレー
タに使用する場合、高速のスタティックＲＡＭは通常の
低速および中速のスタティックＲＡＭに比べて数倍の価
格であり、複数個使用する場合、その経済化は大きい。
第１図は本発明の一実施例を示すマイクロコンピュータ
の構成図、第２図は第１図における各種信号のタイミン
グ図、第３図は本発明の他の実施例を示すマイクロコン
ピュータの構成図、第４図は従来の一例を示すエミュレ
ータの構成図である。 １・・・システムクロック発振回路、２・・・波形整形
回路、３・・・分周回路、４・・・セレクタ、５・・・
優先順位制御回路、６−、ＳＶＭＯＤ Ｆ／Ｆ、７−
Ｓ ＶＭＯＤ信号線、８・・・クロック変更レジスタ、
９・・・ＣＰＵ部、１０・・・割込み処理終了検出回路
、１１・・・ＳＶＩ入力端子（スーパバイザ割込み端子
）、１２・・・５ＶＡＣＫ端子（スーパバイザ割込み応
答端子）、１３・・・内部クロック供給線、１４・・・
Ｓ■モードクロック発振回路、１５・・・水晶発振子。
の構成図、第２図は第１図における各種信号のタイミン
グ図、第３図は本発明の他の実施例を示すマイクロコン
ピュータの構成図、第４図は従来の一例を示すエミュレ
ータの構成図である。 １・・・システムクロック発振回路、２・・・波形整形
回路、３・・・分周回路、４・・・セレクタ、５・・・
優先順位制御回路、６−、ＳＶＭＯＤ Ｆ／Ｆ、７−
Ｓ ＶＭＯＤ信号線、８・・・クロック変更レジスタ、
９・・・ＣＰＵ部、１０・・・割込み処理終了検出回路
、１１・・・ＳＶＩ入力端子（スーパバイザ割込み端子
）、１２・・・５ＶＡＣＫ端子（スーパバイザ割込み応
答端子）、１３・・・内部クロック供給線、１４・・・
Ｓ■モードクロック発振回路、１５・・・水晶発振子。
Claims (1)
- 割込み優先順位の最も高いスーパバイザ用ディバッグ
割込み機能および割込み処理中を示す信号手段と前記割
込み処理中を示す信号手段の論理が真のときに内部クロ
ックの供給を切り替える回路とを有することを特徴とす
るマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248242A JPH04127244A (ja) | 1990-09-18 | 1990-09-18 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248242A JPH04127244A (ja) | 1990-09-18 | 1990-09-18 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127244A true JPH04127244A (ja) | 1992-04-28 |
Family
ID=17175273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248242A Pending JPH04127244A (ja) | 1990-09-18 | 1990-09-18 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013097518A (ja) * | 2011-10-31 | 2013-05-20 | Kyocera Document Solutions Inc | 演算処理装置及び演算処理システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194131A (ja) * | 1984-10-15 | 1986-05-13 | Oki Electric Ind Co Ltd | プログラム評価用マイコンのクロツク制御方式 |
| JPS63311447A (ja) * | 1987-06-12 | 1988-12-20 | Nec Corp | デバック用マイクロプロセッサ |
-
1990
- 1990-09-18 JP JP2248242A patent/JPH04127244A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194131A (ja) * | 1984-10-15 | 1986-05-13 | Oki Electric Ind Co Ltd | プログラム評価用マイコンのクロツク制御方式 |
| JPS63311447A (ja) * | 1987-06-12 | 1988-12-20 | Nec Corp | デバック用マイクロプロセッサ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013097518A (ja) * | 2011-10-31 | 2013-05-20 | Kyocera Document Solutions Inc | 演算処理装置及び演算処理システム |
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