JPH04127281A - 画像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、画像信号処理に用いられる全てのアドレッ
シングモードのアドレス発生を行う画像信号処理装置に
関する。

（従来の技術） 近年、ディジタル信号処理で多く現れる積和演算などを
高速で実行するディジタル信号処理袋Ｗ（以下、ＤＳＰ
／Ｄｉｇｉｔａｌ　　ＳＬｇｎａｌ　　Ｐｒｏｃｅｓｓ
ｏｒという。）が使われている。画像信号を扱う分野に
おいても、画像信号を単一で処理することができる画像
信号処理用ＤＳＰ（画像信号処理装置）が普及してきて
いる。

第５図は、画像信号処理用ＤＳＰの構成を示すブロック
図である。

このＤＳＰ７１には、データ演算専用の演算部７３と、
アドレス計算専用のアドレス生成ユニット（以下、ＡＧ
Ｕという。）７５ａ　〜７５ｃとが備わっている。

命令メモリ７７に格納されている命令に従い、制御部７
９はＡ　Ｇ　Ｕ　７５　ａ　〜７５　ｃ　、演算部７３
、およびレジスタ８１を制御する。ＡＧＵ７５ａ〜７５
ｃは、処理プログラムに従って外部メモリ８３８〜８３
ｃのアドレスを計算し、外部メモリ８３ａ〜８３ｃに発
生する。外部メモリ８３ａ〜８３ｃに蓄えられている、
そのアドレスのデータはレジスタ８１に一時保持される
。あるいは、演算部７３に入力され、そのデータに対し
てプログラムで指定された計算が行なわれる。

ＡＧＵ７５ａ〜７５ｃでのアドレス計算と、演算部７１
でのデータに対する演算とは並列またはバイブラインで
実行されている。

従来のＡＧＵ７５ａ〜７５ｃの構成を表すブロック図を
第６図に示す。また、データの演算命令やアドレスの計
算命令などを記述した命令フィールドの模式図を第７図
に示す。

例えば、第８図に示すような、画面を左上から右下にス
キャンするラスタスキャンというアドレッシングモード
について考える。

このアドレッシングモードの場合には、加算器８５を使
用したＸアドレスのインクリメントと、加算器８７を使
用したＹアドレスのインクリメントが行われる。インク
リメントすべきアドレスの増分は、レジスタ８９．９１
にそれぞれ入力される。

アドレッシングの命令は、第７図で示す命令フィールド
中のＡＧＵ制御フィールド３０１に記述される。ＡＧＵ
制御フィールド３０１には、レジスタ８９．９１への入
力命令、加算器８５．８７の加算命令、あるいは加算結
果の転送命令など、プログラムが１ステツプづつ細かに
記述されている。また、これらの命令は、Ｘアドレス、
Ｙアドレスのインクリメントのタイミングと、演算部７
３によるデータ演算のタイミングとの同期がとれるよう
に記述されている。演算部７３とＡＧＵ７５ａ〜７５ｃ
は並列に動作するため、ＡＧＵ制御フィールド３０１と
演算部制御フィールド３０３とは、別フィールドに設定
されている。

（発明が解決しようとする課題） このように、従来の画像信号処理装置では、ＡＧＵ制御
フィールドにＡＧＵを制御するための命令が１ステツプ
づつ細かに記述されていた。このため、命令のビット数
が増加し、ＤＳＰにおける命令読み込み用、命令記憶用
、命令解読用などのハードウェア量が多くなるという欠
点があったまた、命令ビット数が多くなるに伴い、大容
量の命令メモリが必要になると共に、命令を複数に分割
して読み出さなければならない。この結果、命令の読み
出し時間が長くなるという問題も生じていた。さらに、
データ演算のタイミングとの同期を考慮した難度の高い
プログラムを作成しなければならず、プログラム作成者
に大きな負担がかかっていた。

そこでこの発明は、このような従来の事情を鑑みてなさ
れたものであり、その目的とするところは、ＡＧＵ制御
フィールドに僅かなビット数の命令を記述するだけで、
画像信号処理における全てのアドレッシングモードを実
行することができる画像信号処理装置を提供することに
ある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、この発明は、画像信号処理に
用いられる全てのアドレッシングモードのアドレス発生
を行うアドレス発生部と、アドレス発生を行う際に要す
る初期値を、予め前記アドレス発生部に設定する設定手
段と、アドレス発生の実行あるいは停止を、前記アドレ
ス発生部に指示する命令指示手段とから構成されている
。

あるいは、この発明は、画像座標のＸ方向、Ｙ方向のそ
れぞれの最大値、最小値を記憶する記憶手段と、画面に
ついて順次走査アドレッシングを行う為のＸ、７両方向
をそれぞれカウントするカウント手段と、局所領域内で
ラスタスキャンを行うアドレッシングを行うためのＸ、
７両方向をそれぞれカウントするカウント手段と、前記
局所領域のＸ、７両方向のそれぞれの大きさを記憶する
記憶手段と、２次元画面上の任意に指定した中心点の回
りの隣接点をアクセスするアドレッシングを行うための
Ｘ、７両方向のアドレスを発生する隣接点アドレス発生
手段と、外部より与えられるＸ、７両方向のそれぞれの
アドレス値を入力する人力手段と、前記順次走査アドレ
ッシングを行う為のＸ、７両方向をそれぞれカウントす
る前記カウント手段、前記局所領域内でラスタスキャン
を行うアドレッシングを行うためのＸ、７両方向をそれ
ぞれカウントする前記カウント手段、前記隣接点をアク
セスするアドレッシングを行うためのＸ、７両方向のア
ドレスを発生する前記隣接点アドレス発生手段、Ｘ、７
両方向のそれぞれのアドレス値を入力する前記入力手段
のうちの２種類において加算をＸ、Ｙそれぞれで行うこ
とによってＸ、Ｙそれぞれの画像上の座標を示すアドレ
スを発生する加算手段と、可変幅のビットリバースを行
うビットリバース手段と、Ｘ、Ｙそれぞれのアドレスの
シフトと加算を行い、画像メモリ上のアドレスを発生す
る手段と、１つのアドレッシングモードを選択し、前記
画像メモリ上のアドレスを発生するための手段に与える
アドレスを選択する選択手段と、アドレス計算途中のデ
ータを記憶する記憶手段とから構成されている。

（作用） 以上の構成によってこの発明は、設定手段となるＬＯＡ
Ｄ命令により、予めアドレスの最大値、最小値、あるい
はアドレッシングモードなどをアドレス発生部に設定す
る。設定された初期値に基づき、アドレス発生部は設定
されたアドレッシングモードのアドレス発生を行う。ア
ドレス発生の実行あるいは停止は、命令指示手段となる
ＥＸＥＣ命令中の１ビットのみによって行う。

このようなアドレス発生を、以下に示すアドレッシング
モード全てについて行っている。

（１）２次元画面についてラスタスキャンを行うアドレ
ッシングモード。これは、第８図で示すように、２次元
画面上において、一方の端から横方向に画素を走査して
いき、もう一方の端に行きあたったところで最初の端に
戻り、先に走査した線の一つ下を再び横方向に走査する
という、順次走査アドレッシングモードである。

（２）３Ｘ３や５Ｘ５などのような局所領域内でラスタ
スキャンを行いながら、その局所領域を全画面について
ラスタスキャンを行うウィンドラスフスキャンモード。

これは、第９図のように、局所領域内をラスタスキャン
しながら、その局所領域が移動していくというアドレッ
シングモードである。このアドレッシングは、局所領域
についてフィルタリング係数を掛け、積和を行う空間フ
ィルタリングの際に用いられる。

（３）２次元画面上の指定した中心点の回りの８近傍点
などの隣接点をアクセスする近傍アクセスモード。この
モードは、ラベリングや境界追跡などのような追跡処理
の際に用いられる。第１０図に示すように、任意の中心
点Ｏが指定されたときに、その点０を中心として８近傍
もしくは４近傍といった隣接近傍点を、ある方向性をも
ってアクセスする。

（４）２次元画面上の点を間接に指定する、２次元間接
アドレッシングモード。

（５）画像データにかける係数など、画像以外の各種デ
ータを１次元配列について順次アクセスする１次元アド
レッシングモード。

（６）ＦＦＴ　（高速フーリエ変換）用のアドレスを発
生するアドレッシングモード。これは、ＦＦｒを行う場
合の、バタフライの対になるデータをアクセスするため
に、２のべき部分だけ離れたアドレスを発生するアドッ
シングモードである。

（７）２次元画面上の点を直接に指定する直接アドレッ
シングモード。

（８）画像以外の各種データを１次元配列について間接
に指定する１次元間接アドレッシングモード。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

実施例１ 第１図は、この発明の画像信号処理装置に備えられるア
ドレス発生回路（以下、ＡＧＵという。）に係わる一実
施例の構成を示すブロック図である。

同図において、このＡＧＵは、Ｘ方向のアドレッシング
を行う部分と、Ｘ方向のアドレッシングを行う部分とに
大きく分けられる。

Ｘ方向のアドレッシングを行う部分は、レジスタ１〜１
１、カウンタ１３．１５、コンパレータ１７．１９、加
算器２１、およびバレルシフタ２３から構成されている
。

また、Ｘ方向のアドレッシングを行う部分は、；ノジス
タ３１〜４〕、カウンタ４３，４５、コンパレータ４７
，４９、加算器５１、バレルシフタ５３、およびビット
リバース回路５５から構成されている。

レジスタ１，３１は、各方向のアドレスの最小値が初期
設定されるレジスタである。

レジスタ３．３３は、各方向のアドレスの最大値が初期
設定されるレジスタであり、レジスタ５゜３５は、局所
領域の最大値が初期設定されるレジスタである。

カウンタ１３，４３は、Ｘ方向あるいはＸ方向へ・７）
アドレスをインクリメントし、各方向の走査を行うとこ
ろである。

カウンタ１５，４５は、局所領域についてカウンタ１３
，４３と同様に各方向の走査を行うところである。

フンパレータ１７，１９，４７．４９は、カウンタ１３
．１５，４３．４５によってインクリメントされたアド
レスと、レジスタ３，５．３３゜３５に初期設定された
値とを比較するところである。

レジスタ７．３７は、カウンタ１．３．４３によって生
成されたアドレス、あるいは外部回路（図示せず）によ
って生成されたアドレスを保持するものである。

近傍アクセスデコーダ５７は、画面上の指定された中心
点からの近傍距離を生成するところである。

レジスタ９．３９は、カウンタ１５，４５によって生成
されたアドレス、あるいは近傍アクセスデコーダ５７に
よって生成された近傍距離を一時的に保持するレジスタ
である。このレジスタ９゜３９により、カウンタ１３，
４３によって生成されたアドレスと、カウンタ１５，４
５によって生成されたアドレスあるいは近傍アクセスデ
コーダ５７によって生成された近傍距離との加算器２１
゜５１への入力タイミングの同期がとられている。

これによってパイプライン処理が可能になる。

加算器２１．５１は、レジスタ７．９あるいはレジスタ
３７．３９に保持されているアドレスをそれぞれ加算す
るところである。

レジスタ１１．．４１は、加算器２１．５１の加算結果
あるいは外部回路によって指定されたインデックスレジ
スタあるいはペースレジスタの内容を保持するものであ
る。

バレルシフタ２３，５３は、レジスタ１１−に保持され
ているアドレスを、初期設定されたビット数だけビット
シフトする役目を有するものである。

加算器５９は、以上の構成によって生成されたＸ方向の
アドレスと、Ｙ方向のアドレスとを加算し、物理アドレ
スとして出力するところである。

ビットリバース回路５５は、加算器５９の加算結果のビ
ットリバースを行う機能を有している。

レジスタ６１は、加算器５９から出力される物理アドレ
ス、あるいは外部回路から直接転送されるアドレスを保
持するレジスタである。

各アドレッシングモードの設定、レジスタ１〜５．３１
〜３５の初期値の設定、およびバレルシフタ２３．５３
におけるシフト量の設定などは、設定命令（以下、ＬＯ
ＡＤ命令という。）によって行う。また、アドレッシン
グの実行あるいは停止は、実行命令（以下、ＥＸＥＣ命
令という。）によって行う。

ＬＯＡＤ命令のフォーマット第２図に、ＥＸＥＣ命令の
フォーマットを第３図に示す。

第２図に示すＬＯＡＤ命令は、フィールド２０１．２０
３，２０５から構成されている。最初の１ビットのフィ
ールド２０１（ＭＳＢ）には、この命令がＬＯＡＤ命令
であることを表す情報が付されている。このフィールド
２０１の図中右側のフィールド２０３には、Ｌｏａｄす
べきアドレッシングモード、初期値、ビットシフト量な
どが記述されている。フィールド２０５には、初期値、
ビットシフト量などがＬｏａｄされるレジスタ名が記述
される。

第３図に示すＥＸＥＣ命令は、フィールド２０７、演算
部制御フィールド２０９、およびＡＧＵ制御フィールド
２１１から構成されている。最初の１ビットのフィール
ド２０７（ＭＳＢ）には、この命令がＥＸＥＣ命令であ
ることを示す情報が付されている。このフィールド２０
７より右側のフィールド２０９は、データの演算命令が
記述されるフィールドである。

ＡＧＵ制御フィールド２１１中には、Ｃｏｎｔ１ｎｕｅ
／Ｐａｕｓｅビット２１３が設けられており、Ｃｏｎｔ
ｉｎｕｅ／Ｐａｕｓｅビット２１３の内容によってアド
レッシングの実行／停止を制御している。外部メモリか
らデータを取って来るときはＣｏｎＮｎｕｅとなり、演
算部によるデータの演算中はＰａｕｓｅとなる。従って
、１つのアドレッシングモードのアドレス発生中には、
ＣｏｎｔｉｎｕｅとＰａｕｓｅが幾度か繰り返される。

このＣｏｎｔｉｎｕｅ／Ｐａｕｓｅビット２１３の内容
に従い、Ｃ。

ｎｔｉｎｕｅ／Ｐａｕｓｅ信号（第１図中の１０１）が
ＡＧＵに入力される。Ｃｏｎｔｌｎｕｅ／Ｐａｕｓｅ信
号１０１は、クロック（第１図中のＣＫ１０Ｂ）をカウ
ンタ１３゜１５．４３．４５に供給するか否かをコント
ロールしている。

Ｃｏｎｔ　ｆｎｕｅ／Ｐａｕｓｅビット２１３以外のＡ
ＧＵ制御フィールド２１１には、条件判断などの僅かな
ビット数の情報のみが記述される。

このように、この発明の画像信号処理装置のＡＧＵ、、
ＬＯＡＤ命令およびＥＸＥＣ命令は構成されており、次
にこの発明の動作を各アドレッシングモードについて説
明する。

（１）まず、第８図に示した、２次元画面についてラス
タスキャンを行うアドレッシングモードの場合を説明す
る。

この場合は、カウンタ４３によって横方向（以Ｆ、Ｙ方
向という。）の走査が行われる。このカウンタ４３は、
クロック１０３が入力される毎にカウントアツプされる
。カウンタ４３によって生成されたアドレスと、レジス
タ３３に予め初期設定されたＹ方向の最大値とが比較器
４７によって比較される。カウンタ４３によって生成さ
れたアドレスがＹ方向の最大値を越えると、レジスタ３
］に予め初期設定されたＹ方向の最小値がカウンタ４３
にセットされる。これと同時に、カウンタ１３内のＸ方
向のアドレスがインクリメントされる。

カウンタ１３においては、縦方向（以下、Ｘ方向という
。）の走査が行われる。カウンタ１３によって生成され
たアドレスと、レジスタ３に予め設定されたＸ方向の最
大値とが比較器１７によって比較される。カウンタ１３
によって生成されたアドレスがＸ方向の最大値を越える
と、カウンタ４３およびカウンタ１３にそれぞれレジス
タ３１１に予め初期設定された最小値がセットされる。

カウンタ４３，１３によって生成されたアドレスは、バ
レルシフタ５３．２３によって予め初期設定されたビッ
ト数だけビットシフトされる。さらに、ビットシフトさ
れたＸ方向およびＹ方向のアドレスは、加算器５９によ
って加算され、物理アドレスとされて出力される。

（２）次に、第９図に示した、局所領域でラスタスキャ
ンを行ないながら、その局所領域を全画面についてラス
タスキャンするアドレッシングモードの場合を説明する
。

この場合は、カウンタ４５，１５によって局所領域のＹ
方向およびＸ方向が走査され、カウンタ４３．１３によ
って全体画面のＹ方向およびＸ方向の走査が行われる。

なお、カウンタ４５は、クロック１０３が入力される毎
にカウントアツプされる。

カウンタ４５によって生成されたアドレスと、レジスタ
３５に予め初期設定された局所領域のＹ方向の最大値と
が比較器４９によって比較される。

カウンタ４５によって生成されたアドレスが局所領域の
Ｙ方向の最大値を越えると、カウンタ４５に０がセット
される。これと同時に、カウンタ１５内の局所領域のＸ
方向のアドレスがインクリメントされる。

カウンタ１５によって生成されたアドレスと、レジスタ
５に予め初期設定された局所領域のＸ方向の最大値とが
比較器１９によって比較される。

カウンタ１５によって生成されたアドレスが局所領域の
Ｘ方向の最大値を越えると、カウンタ４５゜１５にそれ
ぞれ０がセットされる。また、これと同時に、カウンタ
４３内の全体画面のＹ方向のアドレスがインクリメント
される。

カウンタ４３以後の処理は、（１）の場合と同様に行わ
れる。

（３）第１０図に示した、画面上の指定された中心点Ｏ
の回りの８近傍点などの隣接点をアクセスするアドレッ
シングモードの場合には、まず、レジスタ７．３７に中
心点０のＸ座標、Ｙ座標がそれぞれセットされる。この
とき、中心点Ｏの座標は、外部回路によって間接あるい
は直接に指定されるか、もしくはカウンタ４３およびカ
ウンタ１３によって生成される。

近傍アクセスデコーダ５７からは、中心点からの相対距
離が発生される。

レジスタ７．３７に保持された中心点Ｏの座標と、近傍
アクセスデコーダ５７によって発生された相対距離が加
算器２１．５１によって加算される。これにより、隣接
近傍点のＸ座標、Ｙ座標が計算される。

計算された隣接近傍点のＸ座標、Ｙ座標は、バレルシフ
タ５３．２３によって予め初期設定されたビット数だけ
ビットシフトされる。さらに、ビットシフトされたＸ座
標、Ｙ座標は、加算器５９によって加算された後、物理
アドレスとされて出力される。

（４）２次元画面上の点を間接アドレッシングするモー
ドの場合には、指定したＡＧＵ外部のインデックスレジ
スタの内容がレジスタ４１に、ペースレジスタの内容が
レジスタ１１に外部回路によって直接転送される。レジ
スタ４１．１１に保持されたこれらのアドレスは、バレ
ルシフタ５３゜２３によってビットシフトされ、この後
加算器５９によって加算されて物理アドレスとなる。

（５）１次元配列について順次アクセスするアドレッシ
ングモードの場合は、カウンタ４３によって順次発生さ
れたアドレスがレジスタ３７に保持される。また、指定
したＡＧＵ外部のインデックスレジスタの内容が外部回
路によって直接レジスタ１１に転送される。レジスタ３
７．１１に保持されたアドレスが加算器５９によって加
算され、物理アドレスとされて出力される。

（６）次に、ＦＦＴ　（高速フーリエ変換）用のアドレ
スを発生するアドレッシングモードの場合を説明する。

この場合には、まず、カウンタ４５４３．１５により、
ポイント数、ステージ数で決まるバタフライの係数間隔
毎のインクリメントが行なわれる。カウンタ４５，４３
によってインクリメントされたアドレスは、加算器５１
によって加算される。さらに、カウンタ１５によってイ
ンクリメントされたアドレスと、ビットリバースされた
アドレスとが加算器５９によって加算された後、ビット
リバース回路５５によってビットリバースされ、物理ア
ドレスとされる。なお、今回の場合には、バレルシフタ
５３．２３によるビットシフトは、アルゴリズムによっ
て行われる場合と行われない場合とがある。

（７）最後に、２次元画面上の点を直接アドレッシング
するモードの場合を説明する。この場合には、外部回路
によって命令中のアドレスが直接レジスタ６１に転送さ
れ出力される。

このように、ＡＧＵＳＬＯＡＤ命令、ＡＧＵ制御フィー
ルド２１１中のＣｏｎｔｉｎｕｅ／Ｐａｕｓｅビット２
１３のみによって、画像信号処理に用いられる全てのア
ドレッシングモードのアドレス発生を行うことができる
。

なお、ＬＯＡＤ命令とＥＸＥＣ命令のフィールド構成は
、今回の実施例に限らず、ＡＧＵ以外の回路構成によっ
て種々の変形が可能である。

実施例２ 実施例１で説明した画像信号処理装置では、ＦＦＴ用の
アドレスを発生する際、２のべき乗を足し込んでいく方
法が用いられている。この方法では１次元ＦＦＴのみし
か実現できず、２次元ＦＦＴのアドレッシングは、２次
元ＦＦＴ以外のモードでは使用しない演算器が必要とな
ったり、演算器自体の接続変更が必要となったりして装
置が複雑で大規模なものとなってしまう。また、ＦＦＴ
のステージごとに各カウンタの最大値などが変化するた
め、装置に内蔵される制御部が大きくなってしまう。そ
こで、装置構成の複雑化やコストの上昇を招くことなく
２次元ＦＦＴを含むアドレッシングを実現できる画像信
号処理装置が考えられる。

以下、この画像信号処理装置を実施例２として説明する
。

第４図は、実施例２による画像信号処理装置の構成を示
すブロック図である。同図において、この画像信号処理
装置は、画像上のＸ方向の座標を示すアドレス（以下、
Ｘ方向の論理アドレスとする）の発生を行う部分と、画
像上のＹ方向の座標を示すアドレス（以下、Ｙ方向の論
理アドレスとする）の発生を行う部分とに大きく分けら
れる。

ただし、Ｘ方向とＹ方向は第８図に示した方向に従うも
のとする。

Ｙ方向の論理アドレスの計算を行う部分は、レジスタ１
〜３．１６〜１９、カウンタ４，５、加算器６、バレル
シフタ７．８、及びセレクタ１１〜１５から構成されて
いる。

また、Ｘ方向の論理アドレスの計算を行う部分は、レジ
スタ２１〜２３．３６〜３９、カウンタ２４．２５、加
算器２６、バレルシフタ２８、セレクタ３】〜３５、及
びビットリバース回路２７から構成されている。

レジスタ１７．３７は、各方向のアドレスの最小値が、
レジスタ１６．３６は各方向のアドレスの最大値が初期
設定されるレジスタである。また、レジスタ１９．３９
は、ウィンドラスフスキャンモードの局所領域の最大値
が設定されるレジスタである。

カウンタ４．２４は、各方向のアドレスをインクリメン
トし、走査を行うところである。

カウンタ５．２５は、局所領域について走査を行うカウ
ンタである。

レジスタ１，２，２１．２２は、外部回路（図示せず）
によって生成されたアドレスを保持するものである。

近傍アクセスデコーダ（以下、ＮＡｃという）９．２９
は、画面上の任意に指定された中心点からの近傍距離を
生成するところである。このＮＡｃ９，２９は、外部ク
ロック１０１が入力されるごとに、値が可変するように
なっている。

加算器６は、カウンタ４もしくはレジスタ１の値と、カ
ウンタ５もしくはＮＡＣ９もしくはレジスタ２の値とを
それぞれ加算するところである。

加算器２６は、カウンタ２４もしくはレジスタ２１の値
と、カウンタ２５もしくはレジスタ２２もしくはＮＡＣ
２９に保持されている値とをそれぞれ加算するところで
ある。

ビットリバース回路２７は、カウンタ２５の出力値の下
位ｎビットをビットリバースする機能を有している。な
お、ｎはカウンタ５の値によって決定される。

レジスタ３は、加算器６の加算結果を、レジスタ２３は
加算器２６の加算結果またはビットリバース２７の出力
値を保持するものである。

バレルシフタ８．２８はそれぞれレジスタ３゜２３に保
持されているアドレスを所定のシフタ量１０２だけビッ
トシフトし、バレルシフタ７はレジスタ１もしくはカウ
ンタ４の値をシフタ量１０２だけビットシフトする役目
を有するものである。

加算器３１は、以上の構成によって生成されたＸ方向の
論理アドレスと、Ｙ方向の論理アドレスとを加算し、画
像メモリ上のアドレス（以下、物理アドレスとする）と
して出力するところである。

レジスタ３２は、加算器３１から出力される物理アドレ
スを保持するレジスタである。

次に、この画像信号処理装置の動作を各アドレッシング
モードについて説明する。

（１）まず、第８図に示した２次元画面についてラスタ
スキャンを行うラスタスキャンアドレッシングモードの
場合を説明する。

このモードでは、カウンタ４．２４が用いられる。外部
クロック１０１によってカウンタ４が、レジスタ１８に
保持されている値だけ増加される。

カウンタ４がレジスタ１６の値を越えるとカウンタ４ヘ
レジスタ１７の値がロードされ、同時にカウンタ２４が
レジスタ３８に保持されている値だけ増加される。

物理アドレスの原点と論理アドレスの原点とを合わせる
ため、Ｙ、Ｘアドレスのオフセット値が外部ポート４２
．４４に入力される。

Ｘ、Ｙアドレスのオフセット値とカウンタ２４゜カウン
タ４の値がそれぞれ加えられ、Ｘ、Ｙの論理アドレスが
生成される。さらに、レジスタ２３゜レジスタ３に入力
された後、画面の縦横比にしたがってシフタ８．２８に
より、それぞれ所定のシフト量１０２でシフトされる。

最後に、加算器３１でそれらの値が加算されることによ
って物理アドレスに変換され、レジスタ３２に保持され
る。

（２）次に、第９図に示した、２次元画面についてライ
ンドウラスフスキャンを行うアドレッシングモードの場
合を説明する。

クロック１０１によってカウンタ５が１だけ増加される
。

カウンタ５がレジスタ１９の値を越えるとカウンタ５へ
０がロードされ、同時にカウンタ２５が１だけ増加され
る。

カウンタ２５がレジスタ３９の値を越えるとカウンタ２
５へ０がロードされ、同時にカウンタ４がレジスタ１８
に保持されている値だけ増加される。

カウンタ４がレジスタ１６の値を越えるとカウンタ４ヘ
レジスタ１７の値がロードされ、同時にカウンタ２４が
レジスタ３８に保持されている値だけ増加される。

カウンタ５とカウンタ４、カウンタ２５とカウンタ２４
がそれぞれ加えられ、Ｘ、Ｙの論理アドレスが生成され
る。さらに、レジスタ２３．レジスタ３に人力された後
、画面の縦横比にしたがってシフタ８，２８により、そ
れぞれ所定のシフト量１０２でシフトされる。最後に、
加算器３１でそれらの値が加算されることによって物理
アドレスに変換され、レジスタ３２に保持される。

（３）次に、第１０図に示した、２次元画面について近
傍アクセスを行うアドレッシングモードの場合を説明す
る。

外部クロック１０１によってＮＡＣ９，２９はそれぞれ
動作する。

中心点Ｏのアドレスが外部ボート４１．４５に与えられ
る。

Ｘ、Ｙそれぞれの中心点Ｏのアドレスと、ＮＡＣ９，２
９の出力とが加えられ、Ｘ２Ｙの論理アドレスが生成さ
れる。さらに、レジスタ２３．レジスタ３に入力された
後、画面の縦横比にしたがってシフタ８，２８により、
それぞれ所定のシフト量１０２でシフトされる。最後に
、加算器３１でそれらの値が加算されることによって物
理アドレスに変換され、レジスタ３２に保持される。

（４）２次元画面について間接アクセスを行う２次元間
接アドレッシングモードの場合を説明する。

Ｙ、Ｘアドレスが外部ポート４１．４５に与えられ、外
部クロック１０１によってレジスタ１゜２１にそれぞれ
取り込まれる。

Ｙ、Ｘアドレスのオフセット値が外部ポート４２．４４
に入力される。

Ｘ、Ｙアドレスのオフセット値と図示しない外部回路か
らのＸ、Ｙアドレスとが、それぞれ加えられ、Ｘ、Ｙの
論理アドレスが生成される。さらに、レジスタ２３．レ
ジスタ３に人力された後、画面の縦横比にしたがってシ
フタ８，２８により、それぞれ所定のシフト量１０２で
シフトされる。

最後に、加算器３１でそれらの値が加算されることによ
って物理アドレスに変換され、レジスタ３２に保持され
る。

（５）１次元について連続アクセスを行う１次元スキャ
ンアドレッシングモードの場合を説明する。

外部クロック１０１によってカウンタ４がレジスタ１８
に保持されている値だけ増加される。

アドレスのオフセット値は外部ポート４２に入力される
。カウンタ４の値とオフセット値が加算器６で加算され
、加算された値がそのままレジスタ３２に保持される。

（６）次に、１次元について間接アクセスを行う１次元
間接アドレッシングモードの場合を説明する。

アドレスは外部回路から外部ポート４５に与えられ、外
部クロック１０１によってレジスタ２１に取り込まれる
。

アドレスのオフセット値は外部ポート４４に入力する。

外部から与えられ、オフセットされたアドレスがそのま
まレジスタ３２に保持される。

（７）最後に、２次元ＦＦＴで用いられるアドレッシン
グモードの場合を説明する。

ポイント数２′のＦＦＴにおけるデータのアドレス発生
の式は ａｄｒ＝Ｒｅｖ［ｎ＋１］（１） で表すことができる。この式は、あるビット列の信号ｉ
の、下位［ｎ＋１１分をビットリバースすることを意味
する。

但し、ｎは現ステージ番号 ｒｒｌ　、　２　、　Ｌ・・・ｍ−１ １−０，１，２，−−・２”　−１ である。なお、０ステージの場合は、下記のようになる ａｄｒ−Ｒｅｖ［５ｌ（１） １−０，１，２，−−−２”　−１ そこで、カウンタ２５．カウンタ５．カウンタ２４を用
い、カウンタ２５にはｉを、カウンタ５にはｎを、カウ
ンタ４にはＸアドレスをカウントさせる。また、レジス
タ３９には２°−１の値を、レジスタ１９にはｍ−１の
値を設定させるようにする。

２次元ＦＦＴでは、Ｘ方向のアドレスを発生する部分と
Ｙ方向のそれとが交互に入れ代わる。ここでは、Ｙ方向
のＦＦＴを説明する。

外部クロック１０１によってカウンタ２５が１だけ増加
される。

カウンタ２５がレジスタ３９の値を越えるとカウンタ２
５へＯがロードされ、同時にカウンタ５が１だけ増加さ
れる。

カウンタ２５の出力データは、その下位ビット分（その
時点でのカウンタ５の値＋１）のビットリバースが行わ
れ、Ｙアドレスとして出力される。

ただし、第０ステージのみ外部ポート４３から入力され
るｍビット分のビットリバースが行われ、Ｙアドレスと
して出力される。

カウンタ５がレジスタ１９の値を越えるとカウンタ５へ
０がロードされ、同時にカウンタ４が１だけ増加される
。

Ｘアドレスは、バレルシフタ７によってシフトされる。

実数部と虚数部のアドレスのオフセット値は、外部ポー
ト４２に交互に与えられる。

シフトされたＸアドレスとオフセット値が、加算器６に
よって加算される。これにより、実数部と虚数部のアド
レスが交互に出力される。

ビットリバース回路２７の結果がレジスタ２３に、加算
器６の結果がレジスタ３に入力される。

さらに、画面の縦横比にしたがいシフタ７とシフタ２８
によってそれぞれシフトされ、加算器３１によって加算
された後レジスタ３２に出力される。

このように、実施例２では実施例１より小さい回路規模
で２次元ＦＦＴのアドレッシングを含むアドレス発生を
行うことができる。

［発明の効果］ 以上のように、この発明の実施例１による画像信号処理
装置は、ＡＧＵ制御フィールドに僅かなビット数の命令
を記述するだけで、画像信号処理に用いられる全てのア
ドレッシングモードのアドレス発生を行っている。

これにより、ＡＧＵ制御フィールドの命令ビット数が激
減し、ＤＳＰのハードウェア量が削減できる。また、命
令ビット数が激減することにより、命令メモリ容量も少
なくて済み、命令の読み出し時間が短縮される。さらに
、プログラグが容易になるため、プログラム作成者の負
担が軽減される。

また、実施例２による画像信号処理装置であれば、制御
回路の増大や製造コストの上昇を招くことなく、簡単か
つ高速に２次元ＦＦＴをも含むアドレスを発生すること
ができる。

【図面の簡単な説明】

第１図はこの発明の画像信号処理装置に備えられるＡＧ
Ｕの実施例１の構成を示すブロック図、第２図乃至第３
図はこの発明の画像信号処理装置で用いられるＬＯＡＤ
命令およびＥＸＥＣ命令、第４図はこの発明の実施例２
の構成を示すブロック図、第５図はＤＳＰの構成を表す
ブロック図、第６図乃至第７図は従来のＡＧＵの構成を
示すブロック図および命令フィールドの模式図、第８図
乃至第１０図はアドレッシングモードの一部を説明する
ための概念図である。 第１図中の付番 １〜１１．３１〜４１．６１・・・レジスタ１３．１５
，４３．４５・・・カウンタ１７．１９．４７．４９・
・・コンパレータ２１．５１．５９・・・加算器 ２３．５３・・・バレルシフタ ５５・・・ビットリバース回路 ５７・・・近傍アクセスデコーダ 第２図及び第３図中の付番 ２０１．２０３，２０５・・・ＬＯＡＤ命令用フィール
ド ２０７・・・ＥＸＥＣ命令表示用フィールド２０９・・
・演算部制御フィールド ２１１・・・ＡＧＵ制御フィールド ２１３−Ｃｏｎｔｉｎｕｅ／Ｐａｕｓｅビット第４図中
の付番 １〜３．１６〜１９．２１〜２Ｂ、　　３２゜３９・・
・レジスタ ４．５，２４．２５・・・カウンタ ６．２６．３１・・・加算器 ７．８．２８・・・バレルシフタ ９．２９・・・近傍アクセスデコーダ ２７・・・ビットリバース回路 ４１〜４５・・・外部ボート １１〜１５．３１〜３５・・・セレクタ３６〜 ＬＯＡＤ命令 ＥＸＥＣ命令 １１３図 第５ 図 第６図 第７図 １８図 第 ９図 第１０図

Claims (3)

【特許請求の範囲】
1. （１）画像信号処理に用いられるアドレッシングモード
   のアドレス発生を行うアドレス発生部と、アドレス発生
   を行う際に要する初期値を、予め前記アドレス発生部に
   設定する設定手段と、アドレス発生の実行あるいは停止
   を、前記アドレス発生部に指示する命令指示手段と を有したことを特徴とする画像信号処理装置。
2. （２）前記アドレス発生の実行あるいは停止は、命令フ
   ィールド中の１ビットの情報に基づいて行われることを
   特徴とする請求項（１）記載の画像信号処理装置。
3. （３）画像座標のＸ方向、Ｙ方向のそれぞれの最大値、
   最小値を記憶する記憶手段と、 画面について順次走査アドレッシングを行う為のＸ、Ｙ
   両方向をそれぞれカウントするカウント手段と、 局所領域内でラスタスキャンを行うアドレッシングを行
   うためのＸ、Ｙ両方向をそれぞれカウントするカウント
   手段と、 前記局所領域のＸ、Ｙ両方向のそれぞれの大きさを記憶
   する記憶手段と、 ２次元画面上の任意に指定した中心点の回りの隣接点を
   アクセスするアドレッシングを行うためのＸ、Ｙ両方向
   のアドレスを発生する隣接点アドレス発生手段と、 外部より与えられるＸ、Ｙ両方向のそれぞれのアドレス
   値を入力する入力手段と、 前記順次走査アドレッシングを行う為のＸ、Ｙ両方向を
   それぞれカウントする前記カウント手段、前記局所領域
   内でラスタスキャンを行うアドレッシングを行うための
   Ｘ、Ｙ両方向をそれぞれカウントする前記カウント手段
   、前記隣接点をアクセスするアドレッシングを行うため
   のＸ、Ｙ両方向のアドレスを発生する前記隣接点アドレ
   ス発生手段、Ｘ、Ｙ両方向のそれぞれのアドレス値を入
   力する前記入力手段のうちの２種類においてＸ、Ｙそれ
   ぞれで加算を行うことによってＸ、Ｙそれぞれの画像上
   の座標を示すアドレスを発生する加算手段と、 可変幅のビットリバースを行うビットリバース手段と、 Ｘ、Ｙそれぞれのアドレスのシフトと加算を行い、画像
   メモリ上のアドレスを発生する手段と、１つのアドレッ
   シングモードを選択し、前記画像メモリ上のアドレスを
   発生する手段に与えるアドレスを選択する選択手段と、 アドレス計算途中のデータを記憶する記憶手段とを具備
   し、 前記画像メモリ上のアドレスを発生するための手段への
   入力を切り替えずにディジタル画像処理に必要なアドレ
   ッシングを行うことを特徴とする画像信号処理装置。